上拉电阻、下拉电阻的原理和作用

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1、一.应用1 T S4 D( X0 Y9 N0 1、当 TTL 电路驱动 COMS 电路时，如果 TTL 电路输出的高电平低于 COMS 电路的最低高 电平（一般为 3.5V） ，这时就需要在 TTL 的输出端接上拉电阻，以提高输出高电平的值。 j/ - h) t( I Y: o; ?2、OC 门电路必须加上拉电阻，以提高输出的搞电平值。7 Q) Y6 U w% ?$ H3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。2 u! t; ?0 w6 N% V4、在 COMS 芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产 生降低输入阻抗，提供泄荷通路。! f2 H

2、 y* _5 _, D- y6 H 3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑以上三点,通常在 1k 到 10k 之间选取。对下拉电阻也有类似道理。二.原理： o, J( V7 g: K. D3 o# N% J% L上拉电阻实际上是集电极输出的负载电阻。不管是在开关应用和模拟放大，此电阻的选则 都不是拍脑袋的。工作在线性范围就不多说了，在这里是讨论的是晶体管是开关应用，所 以只谈开关方式。找个 TTL 器件的资料单独看末级就可以了，内部都有负载电阻根据不同 驱动能力和速度要求这个电阻值不同，低功耗的电阻值大，速度快的电阻值小。但芯片制 造商很难满足应用的需要不可能同种功能芯片做许

3、多种，因此干脆不做这个负载电阻，改 由使用者自己自由选择外接，所以就出现 OC、OD 输出的芯片。由于数字应用时晶体管工 作在饱和和截止区，对负载电阻要求不高，电阻值小到只要不小到损坏末级晶体管就可以， 大到输出上升时间满足设计要求就可，随便选一个都可以正常工作。但是一个电路设计是 否优秀这些细节也是要考虑的。集电极输出的开关电路不管是开还是关对地始终是通的， 晶体管导通时电流从负载电阻经导通的晶体管到地，截止时电流从负载电阻经负载的输入 电阻到地，如果负载电阻选择小点功耗就会大，这在电池供电和要求功耗小的系统设计中 是要尽量避免的，如果电阻选择大又会带来信号上升沿的延时，因为负载的输入电容在

4、上 升沿是通过无源的上拉电阻充电，电阻越大上升时间越长，下降沿是通过有源晶体管放电， 时间取决于器件本身。因此设计者在选择上拉电阻值时，要根据系统实际情况在功耗和速度上兼顾。7 l. N; u1 j s5 E“ b. T# W _三.从 IC(MOS 工艺)的角度,分别就输入/输出引脚做一解释:3 ) J Y% e6 N: L% d 1. 对芯片输入管脚, 若在系统板上悬空(未与任何输出脚或驱动相接)是比较危险的.因为此 时很有可能输入管脚内部电容电荷累积使之达到中间电平(比如 1.5V), 而使得输入缓冲器 的 PMOS 管和 NMOS 管同时导通, 这样一来就在电源和地之间形成直接通路,

5、产生较大的 漏电流, 时间一长就可能损坏芯片. 并且因为处于中间电平会导致内部电路对其逻辑(0 或 1)判断混乱. 接上上拉或下拉电阻后, 内部点容相应被充(放)电至高(低)电平, 内部缓冲器 也只有 NMOS(PMOS)管导通, 不会形成电源到地的直流通路. (至于防止静电造成损坏, 因 芯片管脚设计中一般会加保护电路, 反而无此必要). | l- b3 n: X“ f5 h 2. 对于输出管脚: 1)正常的输出管脚(push-pull 型), 一般没有必要接上拉或下拉电阻.7 A g! V$ ! |“ w7 W 2)OD 或 OC(漏极开路或集电极开路)型管脚, 这种类型的管脚需要外接上拉

6、电阻实现线与功能(此时多个输出可直接相连. 典型应用是: 系统板上多个芯片的 INT(中断信号)输出直接相连, 再接上一上拉电阻, 然后输入 MCU 的 INT 引脚, 实现中断报警功能). 其工作原理是: 在正常工作情况下, OD 型管脚内部的 NMOS 管关闭, 对外部而言其处于高阻状态, 外接上 拉电阻使输出位于高电平(无效中断状态); 当有中断需求时, OD 型管脚内部的 NMOS 管接 通, 因其导通电阻远远小于上拉电阻, 使输出位于低电平(有效中断状态). 针对 MOS 电路 上下拉电阻阻值以几十至几百 K 为宜.; 1 I* : Q. D# n4 f 转贴原信息 URL：http

7、:/ 上拉电阻： 1、当 TTL 电路驱动 COMS 电路时，如果 TTL 电路输出的高电平低于 COMS 电路的最低高 电平（一般为 3.5V） ，这时就需要在 TTL 的输出端接上拉电阻，以提高输出高电平的值。1 Z9 r5 j4 d6 3 z/ f0 Q3 |% 2、OC 门电路必须加上拉电阻，才能使用。1 C, U9 X- L! l4 Q l0 L 3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。 4、在 COMS 芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产 生降低输入阻抗，提供泄荷通路。 5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入

8、信号的噪声容限增强抗干扰 能力。0 |6 l+ o I! s$ x h3 n! M 6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。! i“ D* e9 u+ r: K 7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反 射波干扰。9 W “ B) ?( e# d% I 上拉电阻阻值的选择原则包括:; d2 b! m; N0 E h0 _4 * 4 频率特性。以上拉电阻为例，上拉电阻和开关管漏源级之间的电容和下级电路之间的 输入电容会形成 RC 延迟，电阻越大，延迟越大。上拉电阻的设定应考虑电路在这方面的 需求。4 Q7 _3 H T d7 J

9、. B1 m l 保护 cmos 内的保护二极管,一般电流不大于 10mA l 上拉和下拉、限流 l 1. 改变电平的电位，常用在 TTL-CMOS 匹配 + |; f- c( I! X 2. 在引脚悬空时有确定的状态 9 E$ m( p5 A# / N$ I5 |5 q 3.增加高电平输出时的驱动能力。 4、为 OC 门提供电流 l 那要看输出口驱动的是什么器件，如果该器件需要高电压的话，而输出口的输出电压又 不够，就需要加上拉电阻。 4 D7 b: Z- O0 i* J, L l 如果有上拉电阻那它的端口在默认值为高电平你要控制它必须用低电平才能控制如三态 门电路三极管的集电极，或二极管正

10、极去控制把上拉电阻的电流拉下来成为低电平。反之，$ k3 n; 2 D, ?; b0 Q, b l 尤其用在接口电路中,为了得到确定的电平,一般采用这种方法,以保证正确的电路状态,以 免发生意外,比如,在电机控制中,逆变桥上下桥臂不能直通,如果它们都用同一个单片机来驱 动,必须设置初始状态.防止直通! 2、定义： l 上拉就是将不确定的信号通过一个电阻嵌位在高电平！电阻同时起限流作用！下拉同理！l 上拉是对器件注入电流，下拉是输出电流 5 z# n/ v0 1 s% l 弱强只是上拉电阻的阻值不同，没有什么严格区分 l 对于非集电极（或漏极）开路输出型电路（如普通门电路）提升电流和电压的能力是

11、有 限的，上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。# T- k m8 A/ d% m o7 u: f3、为什么要使用拉电阻： ( F0 m! k Q. K/ l l 一般作单键触发使用时，如果 IC 本身没有内接电阻，为了使单键维持在不被触发的状态 或是触发后回到原状态，必须在 IC 外部另接一电阻。 “ q, W4 U, s/ P2 L6 x! X o0 z( v5 X l 数字电路有三种状态：高电平、低电平、和高阻状态，有些应用场合不希望出现高阻状 态，可以通过上拉电阻或下拉电阻的方式使处于稳定状态，具体视设计要求而定！ : Y“ h+ K/ i5 : C, w7 Ql 一

12、般说的是 I/O 端口，有的可以设置，有的不可以设置，有的是内置，有的是需要外接， I/O 端口的输出类似与一个三极管的 C，当 C 接通过一个电阻和电源连接在一起的时候， 该电阻成为上 C 拉电阻，也就是说，如果该端口正常时为高电平，C 通过一个电阻和地连 接在一起的时候，该电阻称为下拉电阻，使该端口平时为低电平，作用吗： 比如：当一个接有上拉电阻的端口设为输如状态时，他的常态就为高电平，用于检测低电 平的输入。 + ?3 C) k* V: l电阻在选用时，选用经过计算后与标准值最相近的一个！ P0 为什么要上拉电阻原因有： ) J1 e3 O- T* z 1. P0 口片内无上拉电阻 2.

13、 P0 为 I/O 口工作状态时，上方 FET 被关断，从而输出脚浮空，因此 P0 用于输出线时为 开漏输出。 ) X - J* _* k- A V 3. 由于片内无上拉电阻，上方 FET 又被关断，P0 输出 1 时无法拉升端口电平。 P0 是双向口，其它 P1，P2，P3 是准双向口。 不错准双向口是因为在读外部数据时要先“准备”一下，为什么要准备一下呢？ 5 $ ?# F0 $ _, y( m单片机在读准双向口的端口时，现应给端口锁存器赋 1，目的是使 FET 关断，不至于因片 内 FET 导通使端口钳制在低电平。 - R+ m% + X( a0 L 上下拉一般选 10k！ 芯片的上拉/

14、下拉电阻的作用 最常见的用途是,假如有一个三态的门带下一级门.如果直接把三态的输出接在下一级的输 入上,当三态的门为高阻态时,下一级的输入就如同漂空一样.可能引起逻辑的错误,对 MOS 电路也许是有破坏性的.所以用电阻将下一级的输入拉高或拉低,既不影响逻辑又保正输入 不会漂空. 2 r( ?/ g) Y“ A U% C 改变电平的电位，常用在 TTL-CMOS 匹配； 在引脚悬空时有确定的状态； 为 OC 门的输 出提供电流； 作为端接电阻； 在试验板上等于多了一个测试点，特别对板上表贴芯片多 的更好，免得割线； 嵌位； 上、下拉电阻的作用很多，比如抬高信号峰峰值，增强信号传输能力， 防止信号

15、远距离传 输时的线上反射，调节信号电平级别等等！当然还有其他的作用了具体的应用方法要看在 什么场合，什么目的，至于参数更不能一概而定，要看电路其他参数而定，比如通常用在 输入脚上的上拉电阻如果是为了抬高峰峰值，就要参考该引脚的内阻来定电阻值的！另外， 没有说输入加下拉，输出加上拉的，有时候没了某个目的也可能同时既有上拉又有下拉电阻的！ 加接地电阻下拉 加接电源电阻上拉 对于漏极开路或者集电极开路输出的器件需要加上拉电阻才可能工作。另外，普通的口， 加上拉电阻可以提高抗干扰能力，但是会增加负载。 % M i5 9 : 一般 LED 的电流有几个 mA 就够了，最大不超过 20mA，根据这个你就应

16、该可以算出上拉 电阻值来了。 保献起见，还是让他拉吧，(5-0.7)/10mA=400ohm,差不多吧,不放心就用 2k 的 奇怪，新出了管压 0.7V 的 LED 了吗？据我所知好象该是 1.5V 左右。我看几百欧到 1K 都 没太大问题，一般的片子不会衰到 10mA 都抗不住吧？ 上拉电阻的作用：6N137 的的输出三极管 C 极，如果没有上拉电阻，则该引脚上的电平不 会发生随 B 极电平的高低变化。原因是它没有接到任何电源上。如果接上了上拉电阻，则 B 极电平为高时，C 极对地导通(相当于开关接通)，C 极的电压就变低；如 B 极电压为低， 则 C 极对地关断，C 极的电压就升到高电平。为就是上面说的“将通断转换成高低电平”。 你说的 51 与此图有一定的不同，参照着去理解吧。另外，一般地，C 极低电平时器件从外 部吸