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1、1自测练习（自测练习（6.1） 14 位寄存器需要（ ）个触发器组成。 2图 6-1 中，在 CP（ ）时刻，输入数据被存储在寄存器中，其存储时间为（ ） 。 3在图 6-4 中，右移操作表示数据从（ ） （FF0，FF3）移向（FF0，FF3） 。4在图 6-7 中，当为（ ）电平时，寄存器执行并行数据输入操作；/SHIFT LOAD574LS194 的 5 种工作模式分别为（ ） 。 674LS194 中，清零操作为（ ） （同步，异步）方式，它与控制信号 S1、S1（ ） （有关，无关） 。 774LS194 中，需要（ ）个脉冲可并行输入 4 位数据。 874LS194 使用（ ） （
2、上边沿，下边沿）触发。 9为了将一个字节数据串行移位到移位寄存器中，必须要（ ）个时钟脉冲。 10一组数据 10110101 串行移位（首先输入最右边的位）到一个 8 位并行输出移位寄存器 中，其初始状态为 11100100，在两个时钟脉冲之后，该寄存器中的数据为： （a）01011110 （b）10110101 （c）01111001 （d）0010110114 2上升沿，1 个 CP 周期 3FF0，FF3 4低 5异步清零，右移，左移，保持，并行置数 6异步，无关 71 8上边沿 98 10 （c）01111001自测练习（6.2）1为了构成 64 进制计数器，需要（ ）个触发器。 22
3、n进制计数器也称为（ ）位二进制计数器。 31 位二进制计数器的电路为（ ） 。 4使用 4 个触发器进行级联而构成二进制计数器时，可以对从 0 到（ ）的二进制数进 行计数。 5如题 5 图中， （ ）为 4 进制加法计数器；（ ）为 4 进制减法计数器。Q0Q1CP111JC1 FF01K1JC1 FF11K2题 5 图（a）题 5 图（b）6一个模 7 的计数器有（ ）个计数状态，它所需要的最小触发器个数为（ ） 。 7计数器的模是（ ） 。 （a）触发器的个数（b）计数状态的最大可能个数（b）实际计数状态的个数 84 位二进制计数器的最大模是（ ） 。 （a）16 （b）32 （c）4
4、 （d）8 9模 13 计数器的开始计数状态为 0000，则它的最后计数状态是（ ） 。16 2n 3触发器 415 5 （a） ， （b） 67，3 7 （c） 8 （b） 91100自测练习（6.3）1与异步计数器不同，同步计数器中的所有触发器在（ ） （相同，不同）时钟脉冲的作 用下同时翻转。 2在考虑触发器传输延迟的情况下，同步计数器中各 Q 输出端相对于时钟脉冲的延迟时 间（ ） （相同，不同） 。 3在考虑触发器传输延迟的情况下，异步计数器中各 Q 输出端相对于时钟脉冲的延迟时 间（ ） （相同，不同） 。 4采用边沿 JK 触发器构成同步 22进制加法计数器的电路为（ ） 。 5
5、采用边沿 JK 触发器构成同步 22进制减法计数器的电路为（ ） 。 6采用边沿 JK 触发器构成同步 2n进制加法计数器，需要（ ）个触发器，第一个触发器 FF0 的输入信号为（ ） ，最后一个触发器 FF(n-1) 的输入信号为（ ） 。 7采用边沿 JK 触发器构成同步 3 进制加法计数器的电路为（ ） 。 823进制加法计数器的最大二进制计数是（ ） 。 9参看图 6-21 所示计数器，触发器 FF2 为（ ） （最高位，最低位）触发器，第 2 个时Q0Q1CP111JC1 FF01K1JC1 FF11K3钟脉冲后的二进制计数是（ ） 。 10参看图 6-23 所示计数器，其计数范围为
6、（ ） ，它的各输出波形为（ ） 。1 相同 2 相同 3 不相同 456n，J=K=1，JKQ0Q1Q2Qn-2 7略 8111 9最高位，010 10000100，输出波形略。自测练习（6.4）174LS161 是（ ） （同步，异步） （ ） （二，十六）进制加计数器。 274LS161 的清零端是（ ） （高电平，低电平）有效，是（ ） （同步，异步）清零。 374LS161 的置数端是（ ） （高电平，低电平）有效，是（ ） （同步，异步）置数。 4异步清零时与时钟脉冲（ ） （有关，无关） ；同步置数时与时钟脉冲（ ） （有关， 无关） 。 574LS161 的进位信号 RCO 为
7、一个（ ） （正，负）脉冲；在（ ）条件下产生进位信 号。 6在（ ）条件下，74LS161 的输出状态保持不变。 （a）CLR=1 （b）LD=1 （c）ET=0 EP=0 （d）ETEP=0Q0Q1CP111JC1 FF01K1JC1 FF11KQ0Q1CP111JC1 FF01K1JC1 FF11K4774LS161 进行正常计数时，每来一个时钟脉冲（ ） （上升沿，下降沿） ，输出状态加 计数一次。 874LS161 进行正常计数时，相对于时钟脉冲而言，其输出 Q0是（ ）分频输出，Q1 是（ ）分频输出，Q2是（ ）分频输出，输出 Q3是（ ）分频输出，进位信号 RCO 是（ ）分频
8、输出。 974LS192 是（ ） （同步，异步） （ ） （二，十）进制可逆计数器。 1074LS192 的清零端是（ ） （高电平，低电平）有效，是（ ） （同步，异步）清零。11当 74LS192 连接成加法计数器时，CPD、CPU 的接法是（ ） 。 （a）CPU1 CPD=1 （b）CPU1 CPD=CP （c）CPUCP CPD=1 （d）CPUCP CPD=0 12对于 74LS93，将计数脉冲从 CPA输入，QA连接到 CPB时， （ ） （QA，QD，QC，QB）是最高位；（ ） （QA，QD，QC，QB）是最低位。 13对于 74LS90，将计数脉冲从 CPA输入，QA连接
9、到 CPB时，构成（ ） （8421BCD 码， 5421BCD 码）十进制加计数器。这时， （ ） （QA，QD，QC，QB）是最高位；（ ） （QA，QD，QC，QB）是最低位。 14对于 74LS90，将计数脉冲从 CPB输入，QD连接到 CPA时，构成（ ） （8421BCD 码， 5421BCD 码）十进制加计数器。这时， （ ） （QA，QD，QC，QB）是最高位；（ ） （QA，QD，QC，QB）是最低位。 1574LS90 构成 8421BCD 码的十进制加计数器时， （ ）可作为进位信号；它构成 5421BCD 码的十进制加计数器时， （ ）可作为进位信号。 1674LS90
10、 的异步清零输入端 R0(1)、R0(2)是（ ） （高电平，低电平）有效。 1774LS90 的异步置 9 输入端 S9(1)、S9(2) 是（ ） （高电平，低电平）有效。 1874LS90 进行正常计数时，每来一个时钟脉冲（ ） （上升沿，下降沿） ，输出状态加 计数一次。 1974LS90 进行 8421BCD 码加计数时，相对于时钟脉冲而言，其输出 QA是（ ）分频 输出，QB是（ ）分频输出，QC是（ ）分频输出，输出 QD是（ ）分频输出。20采用两片 74LS161，按照异步方式构成多进制计数器时，如果将低位片的进位信号 RCO 直接连接到高位片的时钟脉冲输入端，这样构成的是（
11、 ）进制计数器。 21两片 74LS161 构成的计数器的最大模是（ ） ，如果它的某计数状态为 56，其对应的 代码为（ ） 。 22两片 74LS90 构成的计数器的最大模是（ ） ，如果它的某计数状态为 56，其对应的 代码为（ ） 。 23在数字钟电路中，24 进制计数器（ ） （可以，不可以）由 4 进制和 6 进制计数器串 接构成。 24在数字钟电路中，60 进制计数器（ ） （可以，不可以）由 6 进制和 10 进制计数器 串接构成。1同步，十六 2低电平，异步 3低电平，同步 4无关，有关55正，输出端均为 1 6 （a） 、(b)、(d) 7上升沿 82，4，8，16 9同步
12、，十进制 10高电平，异步 11(c) 12 QD，QA 138421BCD 码，QD，QA 145421BCD 码。QA，QB 15QD，QA 16高电平 17高电平 18下降沿 192，5，10，10 20255 21256，00111000 22100，01010110 23不可以 24可以习题6.1 如果习题 6.1 图中所示 12 位寄存器的初始状态为 101001111000，那么它在每个时钟 脉冲之后的状态是什么？习题 6.1 图6.2 试用 3 片 74LS194 构成 12 位双向移位寄存器。 6.3 试用负边沿 D 触发器构成异步 8 进制加法计数器电路，并画出其输出波形。
13、 6.4 试用负边沿 JK 触发器构成异步 16 进制减法计数器电路，并画出其输出波形。 6.5 试用正边沿 D 触发器构成异步 5 进制加法计数器电路，并画出其输出波形。 6.6 试用负边沿 JK 触发器构成同步 16 进制加法计数器电路，并画出其输出波形。 6.7 试用负边沿 JK 触发器构成同步 6 进制加法计数器电路，并画出其输出波形。串行数据输入SRG12CPD C1串行数据输出串行数据输入CP12349101112567866.8 采用反馈清零法，利用 74LS161 构成同步 10 进制加法计数器，并画出其输出波形。 6.9 采用反馈置数法，利用 74LS161 构成同步加法计数
14、器，其计数状态为 10011111。 6.10 采用反馈清零法，利用 74LS192 构成同步 8 进制加法计数器。 6.11 采用反馈置数法，利用 74LS192 构成同步减法计数器，其计数状态为 00011000。 6.12 试分析习题 6.12 图中所示电路，画出它的状态转换图，并说明它是几进制计数器。 6.13 试分析习题 6.13 图中所示电路，画出它的状态转换图，并说明它是几进制计数器。习题 6.12 图习题 6.13 图6.14 采用反馈清零法，利用 74LS93 构成异步 10 进制加法计数器，并画出其输出波形。 6.15 采用反馈清零法，利用 74LS90 按 8421BCD
15、 码构成 9 进制加法计数器，并画出其输出 波形。 6.16 采用反馈置 9 法，利用 74LS90 按 8421BCD 码构成 9 进制加法计数器，并画出其输出 波形。 6.17 利用 74LS90 按 5421BCD 码构成 7 进制加法计数器，并画出其输出波形。 6.18 分析习题 6.18 图中所示电路。画出它的状态转换图，并说明它是几进制计数器。习题 6.18 图6.19 利用两片 74LS161 构成同步 24 进制加法计数器，要求采用两种不同的方法。1 1 0ET Q3 Q2 Q1 Q0 EP D3 D2 D1 D074LS161 CPLDRCOCLR1 1计数脉冲111 0 0 1ET Q3 Q2 Q1 Q0 EP D3 D2 D1 D074LS161 CPLDRCOCLR1 1计数脉冲176.20 利用两片 74LS90 构成 8421BCD 码的异步 24 进制加法计数器，并比较它与上题中的 24 进制加法计数器之间输
