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1、武汉大学计算机学院本科 20062007 学年第二学期考试试卷（A 卷答案） 课程名称 ：大规模集成电路大规模集成电路 （限 120 分钟）一 填空题1、variable timer:integer range 0 to 255; 2、 TDI、TDO、TMS、TCK、TRST 3、 用户用户约束文件（UCF 文件） 4 信号 5、 a（7） 6、 资源共享、逻辑优化和串行优化 7、 对一个设计实体定义为一个元件；此元件与当前设计实体的连接说明 8、大 9、 与、或、非基本门电路；组合电路、触发器。 10、boolean;bit、boolean、std_logic。 二 简答题 1 可编程芯片
2、的可编程体现在哪几个方面？ 1 可编程芯片的可编程体现在哪几个方面？要点：（1） 内部组合逻辑单元可编程；（2） 内部连线可编程；（3） IO 单元可编程；（4） 全局时钟、全局复位信号等。2 谈一谈你对 IP 核的认识。要点：（1） IP 核具有自主知识产权；（2） 以硬件描述语言描述；（3） 实现特定功能；（4） 可以集成与其他的用硬件描述语言描述的系统。3 逻辑单元 LE 包括哪几个部分？要点：（1） 1 个 4 输入的 LUT；（2） 1 个带有同步使能的可编程触发器；（3） 1 个进位链；（4） 1 个级连链。4 什么是固有延时？什么是传输延时？要点：固有延时也称为惯性延时，是任何电
3、子器件都存在的一种延时特性，固有延时的主要物理机制是分布电容效应，分布电容具有吸收脉冲能量的效应。5 利用 LUT 如何实现一个四输入函数。要点：LUT 是 look up table(查找表)的缩写，它是用逻辑芯片内部的 SRAM 来构成逻辑函数发生器，SRAM 内存储真值表，真值表是函数所有取值的集合，一个 N 输入 LUT 可以实现 N 个输入变量的任何逻辑功能。四输入函数的 LUT 实现过程图（略）6 寄存器配平为什么能够提高电路的运行速度？要点：一个设计项中，如果包含逻辑块的延时差别过大，其总体工作频率取决于延时最大的模块，从而导致设计的整体性能受到限制。可以将大的延时部分（T1）划
4、分一部分到小延时部分（T2） ，原系统的速度由 T1 决定，减小 T1 可以提高电路的运行速度。三 利用流水线技术对下面程序进行优化。 参考程序: library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; use IEEE.std_logic_unsigned.all; entity dmul1 isPort ( a0, a1, a2,a3: in std_logic_vector(7 downto 0);result : out std_logic_vector(width-1 downto 0); en
5、d dmul1; architecture Behav of dmul1 is constant width:=32; signal tmp1: std_logic_vector(15 downto 0); signal tmp2: std_logic_vector(23 downto 0); signal tmp3: std_logic_vector(31 downto 0); begin process(a0, a1, a2,a3)tmp11001then count=0000;else count=count+1;end if;end if;end process; end Behavi
6、oral;3、设计一个带进位位的 8 位二进制全加器电路。参考程序： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL;entity add8 isPort ( a : in std_logic_vector(0 to 7);b : in std_logic_vector(0 to 7);ci : in std_logic;cout : out std_logic;sum : out std_logic_vector(0 to 7); end add8;architecture Behavioral of add8 isvariable tmp:std_logic_vector(0 to 8);beginprocess(a,b)begintmp:=0tmp:=tmp+ci;cout=tmp（8） ；sum=tmp(7:0);end process;end Behavioral;
