电接枝技术助力高深宽比TSV

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1、电接枝技术助力高深宽比 TSV出自：Claudio Trazzi、Steve Lerner，Alchimer3D-IC 设计者希望制作出高深宽比(HAR10:1)硅通孔(TSV)，从而设计出更小尺寸的通孔， 以减小 TSV 通孔群在硅片上的占用空间，最终改进信号的完整性。事实上，当前传统的 TSV 生产供应链已落后于 ITRS 对其的预测。以干法和湿法工艺为基础的传统解决方案把那些专门 设计应用于 MEMS 或双嵌入式的昂贵的工具转而应用到工艺窗边缘或工艺窗外部的工艺处理 中。这样做的结果要么影响产品的性能，要么使工艺占有成本高得无法接受。当 AR5:1 时， PVD 薄膜会变得不连续；由于使

2、用纳米喷涂工具，电离 PVD 或 ALD 的成本变得极其昂贵。 当前，采用一种纳米技术解决方案可实现 HAR20:1 的结构，而成本只占传统工艺的一部分。 这种工艺被称为电接枝技术（Electrografting） ，通常要沿着 TSV 的内壁形成表面活性共形膜。 这种膜比较薄，具有连续性和粘着性，且十分均匀。这项湿法工艺使用标准电镀工具，具有极 高的成本效益。 TSV 对 3D-IC 设计的影响 虽然把 TSV 融入主流半导体工艺还需要解决一些技术难题，但研究 TSV 对 3D-IC 设计流程的 影响却十分必要。总的来说，TSV 技术革新受到性能和功能进步等设计要求的带动，相反，多 芯片模块

3、(MCM)解决方案受到技术进步的推动，却一直不被主流技术所接纳。因此，通过简要 讨论 3D-IC 的设计问题可以对 SAR TSV 技术的主要推动力进行深层次分析。 我们的研究实例是一个移动通信应用的新型 CPU 子系统，在堆叠封装(PoP)结构中包含一个 ARM11 基微处理器、一个 2Gb NAND 存储芯片和一个 1Mb DRAM 芯片，带有 500 个 I/O 引 脚，其中一半用于电源和接地的布线。此外，需要大约 80 个内部连接把三个 IC 连接到 PoP 中； 这样，信号 I/O 的总数为 330。采用低功率 65nm 技术制作的用于最新智能电话的三星 S3C6410 就是这种 C

4、PU 子系统的典型实例。 为了对这一实例进行分析，我们设计了一个这种子系统的 3D-IC 堆叠，并使用 TSV 技术把 3 个芯片连接起来，其中小型低功率微处理器位于堆叠顶部，两个存储 IC 位于下部。虽然从功 耗的角度来看这种安排并不一定十分理想，但考虑到对微处理器的低功耗和小尺寸要求，这种 选择就显得比较合理了。当然也可以使用其它结构，不会影响从这一范例获得的结论。 让我们详细介绍一下微处理器的相关技术参数，并做出以下假设：IC 尺寸为 88mm，#信号 TSV 为 330，#电源和接地 TSV 为 660 （经验数据：是#信号 I/O 的 2 倍） ，晶圆成本/mm2 为 0.10$。

5、假设共有 1000 个 TSV，通孔密度可达 16TSV/mm2。这样就可以计算出 1000 个 TSV 在 IC 上 的空间占用情况。对深宽比分别为 5:1、10:1 和 20:1 的三种 TSV 进行了比较，前提条件是使 它们保持相同的通孔深度和相同的禁用区标准。表 1 概况了所有相关数据并说明了硅片的实际 占用情况。 表 1 清楚地表明了高深宽比 TSV 对缩小硅片面积的重要影响。节省的硅片面积随 TSV 深宽比 的增大呈指数增长，随 TSV 密度的增大呈线性增长。换而言之，电接枝技术使 TSV 深宽比增 大了 3 倍，使单位面积 TSV 的数量增加了 8 倍。在当前的范例中，采用深宽比

6、为 20:1 的 TSV 取代 5:1 的 TSV 将使每个晶圆的成本收益达到 731$。信号完整性 不断缩小 TSV 的直径可能使信号完整性下降，这是它的不利之处。通孔排列得越紧密，串扰 和其它寄生效应就会变得越明显。这个问题应当属于设计技巧的范畴，而 TSV 工艺限制却不 属于设计问题，而应当属于设计最佳实践。举例来说，由于对 TSV 数量的要求不断增多，设 计者便把许多 TSV 用作信号通孔周围的接地屏蔽。通过合理排列 TSV，使每个 TSV 传送不同 的信号， 9 个小尺寸 TSV 的传输特性优于 1 个大尺寸 TSV（图 1） 。电接枝技术如上所述，电接枝技术是一种基于表面化学配方和

7、工艺的纳米技术解决方案。它用于导体和半 导体表面，通过特定先驱物分子与表面之间的原位化学反应的激发作用，使各种薄覆盖层自定 向生长。它属于湿法工艺，但与电镀或喷涂工艺不同，它的化学反应发生在硅表面，而不是发 生在电解容器或电解槽中。各种膜物质被直接还原到晶圆表面，最终的稳态也不呈溶液形式。 膜是从表面向上生长的，而不是淀积到硅片表面，从晶圆到籽晶层形成具有高粘着性的共价键 薄膜堆叠。电接枝膜能与各种形状的表面保持共形。整体工艺(隔离、势垒、籽晶)均使用标准 电镀工具，工艺成本大幅度下降。 虽然电接枝技术的工艺成本只占传统工艺的一部分，但 TSV 深宽比20:1 时形成的隔离和金属 化膜的台阶覆

8、盖率(底部/顶部厚度比)可高达 90%，且具有极好的粘接性和均匀性，能够满足各 种类型的电和热-机械性能要求（表 2） 。在电接枝工艺过程中，来源于偏置表面的电子可充当先驱物分子的“键合籽晶”，在第一层籽晶 先驱物和表面之间形成共价化学键。这是一种不使用喷涂或旋涂工艺就能把聚合物绝缘层直接 “接枝”到硅表面的有效方法。形成的第一个接植层可用作绝缘层（衬垫层） ，也可用作采用化 学接枝技术进行势垒层淀积时的粘接促进剂。化学接枝技术与电接枝技术的原理相同，但用于 非导体表面。选择专用化学材料把势垒催化剂与聚合物坚固地键合在一起。这样，通过化学接 枝技术改进了势垒和聚合物之间的粘着性。然后再把湿铜籽

9、晶电接枝到导电势垒上，即使在高 深宽比 TSV 条件下也能形成高台阶覆盖率。电化学电解槽非常稳定；膜生长速率及厚度分别 受电流密度和电荷的控制。图 2 示出 TSV 深宽比为 18:1，被电接枝膜完全堆叠所覆盖的 TSV 的 SEM 截图，还清晰展示了带有隔离、阻挡和 Cu 籽晶的高扇形通孔的顶部近观图。占有成本(COO) 商用、批量生产电镀工具与电接枝技术所用的工具完全兼容，因此，与干法工艺相比，电接枝 技术有很强的成本优势。图 3 对深宽比为 6:1 和 10:1 的 TSV 晶圆的批量生产成本优势进行了 量化分析。对每个晶圆的膜淀积工艺(隔离、阻挡、籽晶)和完整的 TSV 制造流程(DR

10、IE+隔离、 阻挡、籽晶+CMP)的 COO 进行了比较。电接枝技术的成本效益远远超过了薄膜淀积工艺：在 进行高速(=廉价的)DRIE 工艺时，电接枝膜没有受到严重扇形边缘的影响而产生退化；由于这 种膜具有高台阶覆盖率特性，晶圆表面只有少量的冗余材料需要通过 CMP 去除。这使 TSV 制 造流程的总体成本下降了 42%（表 3） 。结论 每次对样品范例进行批次更新时，都要对基础设施进行重新改造，从而补充一些先进的技术要 素。TSV 也不例外，需要摆脱传统的真空基晶圆级工艺对成本和工艺的限制。电接枝技术运用 了最尖端的设计原则，是一种适合批量生产的、可靠的 TSV 纳米制作技术。这种技术可在两

11、 方面使投资迅速得到回报：在工艺方面，与传统技术相比成本减半；在设计方面，通过使用 HAR TSV 使硅片的面积下降了 10 倍。随着当前半导体工业正从历史最低迷时期得以恢复，正 是考虑资本部署的最佳时机。对于集成器件制造商（IDM）来说，要想实现专用产品的加工能 力，只需要在湿法或干法 ROI 工艺之间做出抉择。而对于外包性半导体组装和测试供应商 (OSAT)来说，就会遇到更加严峻的问题：是使用现有的制作凸点和 WLP 的基础设施，还是接 纳前端工艺昂贵的工具购置费？一些原本具有系统级收益的前景光明的新型 SiP 产品，如集成 无源器件(IPD)和 Si 中间层，可能面临更大的风险。 作者简

12、介 Claudio Truzzi 是 Alchimer 公司首席技术官（CTO） ，具有 20 年微电子领域工作经验，是一名 半导体系统专家。曾在多家公司担任要职，并在几所大学担任助教职务。发表多篇技术文章。 Steve Lerner 是 Alchimer 公司首席执行官（CEO） ，具有 30 年半导体开发和制造经验，在推动 新型一级互连技术的开发方面享有盛名。他创建了多个先进的封装及其设备公司。CMP 抛光垫和修整器的匹配研究出自：F. Sun、J. Hawkins、J. Tsai、G. Chiu、A. Naman，Cabot CMP 常用的抛光垫有两类：硬抛光垫和软抛光垫。硬抛光垫设计的

13、抗磨损性较大，因此抛光 垫寿命较长，但没有软抛光垫的缺陷性能。抛光垫寿命定义为下述两种情况中较短的一个：抛 光垫使用寿命-保持 CMP 性能的时间段；或抛光垫自然寿命-引起抛光垫严重磨损以致沟 纹消失所需时间。 为了在抛光垫寿命期间获得稳定的 CMP 性能，硬抛光垫要使用金刚石修整器保持表面“纹理” 常态并去除抛光副产品。但是，用金刚石修整器稳定纹理加速了抛光垫磨损，因而缩短了抛光 垫的寿命。到目前为止，为了保持性能的稳定性而又使抛光垫磨损尽量小，工业上主要是用侵 蚀性较小的金刚石或适度的修整制程进行修整工艺。另一个颇有前景的途径是通过选择聚合物 和优化微结构设计制造本质上更抗磨蚀的抛光垫。它

14、的抗磨蚀性能在同样条件下比 CMP 工艺 使用的常规硬抛光垫高。因此，这种抛光垫将要求侵蚀性更强的修整，以获得最大的抛光垫使 用寿命。 本文论述了修整器侵蚀性对氧化物、钨和铜抛光去除速率的影响，以及铜抛光中修整器对去除 轮廓的影响。也论及修整器侵蚀性对 Epic D100 和常规硬抛光垫两种情况的抛光垫磨损率的影 响。最后，讨论了在 Epic D100 上采用侵蚀性较大的修整相对于在常规抛光垫上侵蚀性较小的 修整的优点和风险。 实验 所有的抛光实验都是在 Applied Materials 的 Mirra polisher 上进行的。使用的研磨料是 Semi- Sperse SS25（用于氧化

15、物抛光） 、Semi-Sperse W2000（用于钨抛光） 、iCue 600Y75（用于铜抛 光） ，全都是 Cabot Microelectronics Corporation 制造的。所有实验中均用 Epic?D100 抛光垫。 Kinik Corporation（台湾）和 3M 公司（美国）提供金刚石修整器。 结果和讨论 CMP 中用金刚石修整来削减由多个因素加于抛光垫表面的影响，故抛光性能可以在抛光垫寿 命期间得到稳定。抛光过程中影响抛光垫表面（特别是表面“纹理”）的因素有：a)由于晶圆和 保持环在压力下压紧产生表面“纹理”的暂时形态改变或变形；b)抛光过程中沉淀和/或嵌入的副 产

16、品和碎片；c)表面“纹理”永久性的丧失，这一般不能经由通常的修整工艺得到恢复。图 1 是 用 SS25 抛光氧化物过程中典型的材料去除速率对修整的响应。可以发现，修整中止时材料去除速率很快下降。因为全部抛光时间比较短（25 片晶圆或0.5 小时） ，且当修整恢复后去除速率立即复原，这种情况下去除速率的下降可能是表面“纹理”短 暂的形貌改变和/或嵌入的副产品和碎片（a 和 b）引起的，不是某些表面“纹理”的永久性丧失 （c） 。 图 2 比较了侵蚀性不同的两种金刚石修整器在抛光垫延续寿命期间，对氧化物去除速率的影响。 修整器的品性示于表 1。在被测的整个抛光垫寿命期间，侵蚀性强的修整器（A 盘）的去除速 率比另一修整器（B 盘）要高10%。侵蚀性强的修整器有较高的去除速率可能是由于 A 盘产 生了更为有利的抛光垫表面“纹理”（瞬时的或短时的效果） 。除了去除速率较高外，侵蚀性强的修整器（A 盘）在抛光垫寿命期间的退化速率也比较慢 （6%） ，而 B 盘则为12%。实际上，用侵蚀性强的修整器时，速率直到测试终了似乎都是 “稳定的”，而侵蚀性弱的修整器（B 盘）则显示较