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1、1 IC 设计基础（流程、工艺、版图、器件）笔试集锦1、 我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS 、 MCU 、RISC、CISC、DSP 、ASIC、FPGA 等的概念）。 （仕兰微面试题目）什 么 是 MCU ？MCU(Micro Controller Unit)， 又 称 单 片 微 型 计 算 机 (Single Chip Microcomputer)，简称单片机，是指随着大规模集成电路的出现及其发展，将计算机的CPU 、RAM 、ROM 、定时数器和多种I/O 接口集成在一片芯片上，形芯片级的计算机。
2、DSP有两个意思，既可以指数字信号处理这门理论，此时它是Digital Signal Processing的缩写；也可以是 Digital Signal Processor的缩写，表示数字信号处理器，有时也缩写为DSPs ，以示与理论的区别。2、FPGA 和 ASIC的概念，他们的区别。答案： FPGA是可编程ASIC。ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、
3、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点3、什么叫做OTP片、掩膜片，两者的区别何在？otp是一次可编程（one time programme）, 掩膜就是mcu出厂的时候程序已经固化到里面去了，不能在写程序进去！4、你知道的集成电路设计的表达方式有哪几种？模拟电路的电路图表达，逻辑电路的功能行为级表达，RTL 和门级硬件描述语言表达5、描述你对集成电路设计流程的认识。芯片硬件设计和软件 协同设计。芯片硬件设计包括：1功能设计阶段。2设计描述和行为级验证3逻辑综合4门级验证（Gate-Level Netlist Verification）5布局和布线6、简述 FPGA等
4、可编程逻辑器件设计流程。设计准备，设计输入，设计处理，器件编辑，功能仿真，编辑仿真，器件仿真7、IC 设计前端到后端的流程和eda 工具。设计前端也称逻辑设计，后端设计也称物理设计1：规格制定：客户向芯片设计公司提出设计要求。2：详细设计：芯片设计公司（Fabless ）根据客户提出的规格要求，拿出设计解决方案和具体实现架构， 划分模块功能。目前架构的验证一般基于systemC 语言， 对价后模型的仿真可以使用 systemC 的仿真工具。例如：CoCentric和 Visual Elite等。3：HDL 编码：设计输入工具：ultra ，visual VHDL等4：仿真验证： modelsi
5、m 5：逻辑综合： synplify DC 6：静态时序分析：synopsys 的 Prime Time 7：形式验证： Synopsys 的 Formality.9、Asic 的 design flow。主流ASIC 设计大体可分为三个阶段：系统开发阶段，RTL 设计阶段和门级验证阶段。其具体流程可细分如下：1. Design entry ：2. Logic synthesis：3. System partitioning：4. Prelayout simulation： 5. Floorplanning： 6. Placement： 7. Routing： 8. Extraction： 9
6、. Postlayout simulation： (1.选取基片和所需要的宏单元2。进行布局和布线，定制掩膜版2 2-4 快 3.CAD 设计，当结构和工艺改变时，只需少量调整。) 10、写出 asic前期设计的流程和相应的工具。在系统开发阶段，主要完成：项目策划：形成项目任务书(项目进度，周期管理等)。总体设计：确定设计对象和目标，进一步明确芯片功能、内外部性能要求、参数指标,论证各种可行方案，选择最佳方式等。详细设计和可测性设计：分功能确定各个模块算法的实现结构，确定设计所需的资源。在RTL 设计阶段即源码设计阶段，主要完成：设计输入：完成设计的行为或结构描述。可以采用图形输入、文本输入、
7、 状态机输入等方式。代码调试：对设计输入的文件进行代码调试和语法检查。功能仿真：对代码进行功能验证，保证源码能完成预想的功能。综合：把设计转换成标准逻辑单元，保证设计源码的可综合性。以上阶段一般统称为前端设计.输入及调试工具：Summit、Debussy、以及 Xilinx 、Altera 等开发的套件。 仿真工具： Modsim、 Verilog-XL、 NC-Verilog、 NC-VHDL 、 VSS 、 Active HDL 综合器： Design Compiler、Physical Compiler、 Ambit logic synthesis11、集成电路前段设计流程，写出相关的工
8、具。1.规格制定2.详细设计3.HDL 编码 ,使用 VHDL语言 4.仿真验证 , 仿真验证工具Synopsys 的VCS 5.逻辑综合 Design Compiler,逻辑综合工具Synopsys 的 Design Compiler 6.STA 静态时序分析 , STA 工具有Synopsys 的 Prime Time7. 形式验证 , 形式验证工具有Synopsys 的Formality 。12、请简述一下设计后端的整个流程？ 8. DFT，可测性设计。 DFT 工具 Synopsys的 DFT Compiler 9. 布局规划，工具为Synopsys的 Astro 10.CTS 时钟树
9、综合。 CTS 工具， Synopsys的 Physical Compiler 11. 布线，工具 Synopsys的 Astro 12. 寄生参数提取，工具Synopsys的 Star-RCXT 13. 版图物理验证，工具Synopsys的 Hercules 实际的后端流程还包括电路功耗分析，以及随着制造工艺不断进步产生的DFM （可制造性设计）问题14、描述你对集成电路工艺的认识。（仕兰微面试题目）把电路所需要的晶体管、二极管、 电阻器和电容器等元件用一定工艺方式制作在一小块硅片、玻璃或陶瓷衬底上，然后封装在一个管壳内，使整个电路的体积大大缩小，引出线和焊接点的数目也大为减少。集成的设想出
10、现在50 年代末和60 年代初，是采用硅平面技术和薄膜与厚膜技术来实现的。电子集成技术按工艺方法分为单片集成电路 、薄膜集成电路和厚膜集成电路 。我国科技规划指出近期产业化的重点是：以加强集成电路设计为重点，积极支持集成电路设计与整机开发相结合，设计开发市场需求较大的整机产品所需的各种专用集成电路和系统级芯片。积极发展0.250.18m 的深亚微米集成电路技术目前，芯片设计除了向更大规模、更高工艺技术的方向发展外，还有两个明显的发展特征：一是向IP 内核方向的发展，一是向SOC 的技术方向发展。15、列举几种集成电路典型工艺。工艺上常提到0.25,0.18指的是什么？（仕兰微面试题目）指的是当
11、今能够生产的主流芯片尺寸为8 英寸， 0.18-0.25微米。 好的可大 12 英寸， 0.10-0.15微米16、请描述一下国内的工艺现状。（仕兰微面试题目）我国 IC 芯片制造业的发展在地域布局上，逐渐形成三大块地区。第一是沪苏浙地区，包括上海市、江苏省和浙江省两省一市，也就是长江三角洲地区；第二是京津地区，包括北京和天津两市；第三是粤闽地区，包括广东和福建两省3 传统上的IC 制造业集中在上海，材料级一直是中国制造业很难突破的领域，为了加速发展微电子产业，中央政府有关部门在“ 九五 ” 计划期间曾多次召开国际微电子发展研讨会，福州市有一条 4 英寸线， 8430 厂与友旺公司合资，名为福
12、顺半导体公司。福建省于2001 年 6 月在福州市召开了海峡两岸微电子研讨会，决心发展微电子。2001 年福建成立华顺半导体制造公司，开始筹建6 英寸线。17、半导体工艺中，掺杂有哪几种方式？（仕兰微面试题目）1.外延 2.离子注入 3.热扩散18、描述 CMOS 电路中闩锁效应产生的过程及最后的结果？闩锁效应是由NMOS 的有源区、P 衬底、 N 阱、 PMOS 的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。闩锁效应是CMOS 工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。19、解释 latch-up现象和 Antenna effect和
13、其预防措施. （未知）预防： 在基体 （substrate)上改变金属的掺杂，降低 BJT 的增益， 避免 source 和 drain的正向偏压，增加一个轻掺杂的layer在重掺杂的基体上，阻止侧面电流从垂直BJT 到低阻基体上的通路，使用Guard ring: P+ ring环绕 nmos并接 GND ；N+ ring环绕 pmos 并接 VDD ，一方面可以降低Rwell 和 Rsub的阻值， 另一方面可阻止栽子到达BJT的基极。 如果可能， 可再增加两圈 ring 。 Substrate contact和 well contact应尽量靠近source, 以降低 Rwell 和 Rsu
14、b的阻值。使nmos尽量靠近GND ，pmos尽量靠近VDD,保持足够的距离在pmos 和 nmos之间以降低引发SCR的可能，除在I/O 处需采取防Latch up的措施外，凡接I/O 的内部 mos 也应圈 guard ring。I/O 处尽量不使用pmos(nwell) Antenna effect是天线效应，指当游离电荷经过半导体时被收集起来，当电荷足够多时，就会放电。在哪放电就会对哪里造成不可挽回的后果，gate 的尺寸越来越小，metal 的层数越来越多， 发生 antenna effect的可能性就越大，如果这些收集了电荷的导体和衬底间有电气通路的话，那么这些电荷就会跑到衬底上去
15、，将不会造成什么影响。20、什么叫 Latchup? （科广试题）Latch up是指 cmos晶片中，在电源power VDD 和地线 GND(VSS) 之间由于寄生的PNP和 NPN双极性 BJT 相互影响而产生的一低阻抗通路，它的存在会使VDD和 GND 之间产生大电流。21、什么叫窄沟效应? （科广试题）当场效应晶体管的沟道宽度 源和漏结的耗尽层宽度时，器件的阈值电压等性能因为沟道变窄而发生变化的现象即称为窄沟道效应22、什么是NMOS 、 PMOS 、CMOS ？什么是增强型、耗尽型？什么是PNP 、NPN ？他们有什么差别？（仕兰微面试题目）P沟道增强型管构成的PMOS 电路 N
16、沟道增强型管构成的NMOS 电路 PMOS 和 NMOS 构成的 CMOS 耗尽型场效应晶体管（D-FET）就是在 0 栅偏压时存在沟道、能够导电的FET；增强型场效应晶体管（ E-FET）就是在0 栅偏压时不存在沟道、不能够导电的FET NPN 和 PNP 主要就是电流方向和电压正负不同，说得“ 专业 ” 一点，就是 “ 极性 ” 问题。NPN 是用 BE 的电流 （IB）控制CE 的电流 （IC） ，E 极电位最低， 且正常放大时通常C 极电位最高，即 VC VB VE PNP 是用 EB 的电流 （IB）控制EC 的电流（IC） ，E 极电位最高， 且正常放大时通常C 极电位最低，即 VC VB VE 1.如果输入一个高电平，而输出需要一个低电平时，首选择npn 。 2.如果输入一个低电平，而输出需要一个低电平时，首选择pnp 。 3.如果输入一个低电平，而输出需要一个高电平时，首选择npn 。 4.如果输入一个高电平，而输出需要一个高电平时，首选择pnp。23、硅栅 COMS 工艺中 N阱中做的是P管还是 N管
