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1、前面我们提到过，瞬态电流的变化相当于阶跃信号，具有很宽的频谱。因而，要对这一电流需求补偿，就必须在很宽的频率范围内提供足够低的电源阻抗。但是，不同电容的有效频率范围不同，这和电容的谐振频率有关（严格来说应该是安装后的谐振频率） ，有效频率范围（电容能提供足够低阻抗的频率范围）是谐振点附近一小段频率。因此要在很宽的频率范围内提供足够低的电源阻抗，就需要很多不同电容的组合。你可能会说，只用一个容值，只要并联电容数量足够多，也能达到同样低的阻抗。的确如此，但是在实际应用中你可以算一下，多数时候，所需要的电容数量很大。真要这样做的话，可能你的电路板上密密麻麻的全是电容。既不专业，也没必要。选择电容组合
2、，要考虑的问题很多，比如选什么封装、什么材质、多大的容值、容值的间隔多大、主时钟频率及其各次谐波频率是多少、信号上升时间等等，这需要根据具体的设计来专门设计。通常，用钽电容或电解电容来进行板级低频段去耦。电容量的计算方法前面讲过了，需要提醒一点的是，最好用几个或多个电容并联以减小等效串联电感。这两种电容的 Q 值很低，频率选择性不强，非常适合板级滤波。高频小电容的选择有些麻烦，需要分频段计算。可以把需要去耦的频率范围分成几段，每一段单独计算，用多个相同容值电容并联达到阻抗要求，不同频段选择的不同的电容值。但这种方法中，频率段的划分要根据计算的结果不断调整。一般划分3到 4个频段就可以了，这样需
3、要 3到4个容值等级。实际上，选择的容值等级越多，阻抗特性越平坦，但是没必要用非常多的容值等级，阻抗的平坦当然好，但是我们的最终目标是总阻抗小于目标阻抗，只要能满足这个要求就行。在某个等级中到底选择那个容值，还要看系统时钟频率。前面讲过，电容的并联存在反谐振，设计时要注意，尽量不要让时钟频率的各次谐波落在反谐振频率附近。比如在零点几微法等级上选择0.47、 0.22、0.1还是其他值，要计算以下安装后的谐振频率再来定。还有一点要注意，容值的等级不要超过10倍。比如你可以选类似0.1 、0.01、0.001这样的组合。因为这样可以有效控制反谐振点阻抗的幅度，间隔太大，会使反谐振点阻抗很大。当然这
4、不是绝对的，最好用软件看一下，最终目标是反谐振点阻抗能满足要求。高频小电容的选择，要想得到最优组合，是一个反复迭代寻找最优解的过程。最好的办法就是先粗略计算一下大致的组合，然后用电源完整性仿真软件做仿真，再做局部调整，能满足目标阻抗要求即可，这样直观方便，而且控制反谐振点比较容易。而且可以把电源平面的电容也加进来，联合设计。图13 是一个电容组合的例子。这个组合中使用的电容为：2个680uF 钽电容，7个2.2uF 陶瓷电容（0805封装） ，13个0.22uF 陶瓷电容（0603 封装） ，26个0.022uF 陶瓷电容（ 0402封装） 。图中，上部平坦的曲线是680uF 电容的阻抗曲线，
5、其他三个容值的曲线为图中的三个 V 字型曲线，从左到右一次为2.2uF、0.22uF、0.022uF。总的阻抗曲线为图中底部的粗包络线。这个组合实现了在500kHz 到150MHz 范围内保持电源阻抗在33毫欧以下。到500MHz 频率点处，阻抗上升到110毫欧。从图中可见，反谐振点的阻抗控制得很低。图13设计实例小电容的介质一般常规设计中都选则陶瓷电容。NP0介质电容的 ESR 要低得多，对于有更严格阻抗控制的局部可以使用，但是注意这种电容的 Q 值很高，可能引起严重的高频振铃，使用时要注意。封装的选择，只要加工能力允许，当然越小越好，这样可以得到更低的 ESL，也可以留出更多的布线空间。但
6、不同封装，电容谐振频率点不同，容值范围也不同，可能影响到最终的电容数量。因此，电容封装尺寸、容值要联合考虑。总之最终目标是，用最少的电容达到目标阻抗要求，减轻安装和布线的压力。不同容值电容的并联与反谐振（Anti-Resonance）容值不同的电容具有不同的谐振点。图11画出了两个电容阻抗随频率变化的曲线。图11 两个不同电容的阻抗曲线左边谐振点之前，两个电容都呈容性，右边谐振点后，两个电容都呈感性。在两个谐振点之间，阻抗曲线交叉，在交叉点处，左边曲线代表的电容呈感性，而右边曲线代表的电容呈容性，此时相当于 LC 并联电路。对于 LC 并联电路来说，当 L 和 C 上的电抗相等时，发生并联谐振
7、。因此，两条曲线的交叉点处会发生并联谐振，这就是反谐振效应，该频率点为反谐振点。图12 不同容值电容并联后阻抗曲线两个容值不同的电容并联后，阻抗曲线如图12所示。从图12 中我们可以得出两个结论：a 不同容值的电容并联，其阻抗特性曲线的底部要比图10阻抗曲线的底部平坦得多（虽然存在反谐振点，有一个阻抗尖峰） ，因而能更有效地在很宽的频率范围内减小阻抗。b 在反谐振（Anti-Resonance）点处，并联电容的阻抗值无限大，高于两个电容任何一个单独作用时的阻抗。并联谐振或反谐振现象是使用并联去耦方法的不足之处。在并联电容去耦的电路中，虽然大多数频率值的噪声或信号都能在电源系统中找到低阻抗回流路
8、径，但是对于那些频率值接近反谐振点的，由于电源系统表现出的高阻抗，使得这部分噪声或信号能量无法在电源分配系统中找到回流路径，最终会从 PCB 上发射出去（空气也是一种介质，波阻抗只有几百欧姆） ，从而在反谐振频率点处产生严重的 EMI 问题。因此，并联电容去耦的电源分配系统一个重要的问题就是：合理的选择电容，尽可能的压低反谐振点处的阻抗。相同容值电容的并联使用很多电容并联能有效地减小阻抗。63个 0.0316 uF 的小电容（每个电容 ESL 为 1 nH）并联的效果相当于一个具有0.159 nH ESL 的 1.9908 uF 电容。图10多个等值电容并联单个电容及并联电容的阻抗特性如图10所示。并联后仍有相同的谐振频率，但是并联电容在每一个频率点上的阻抗都小于单个电容。但是，从图中我们看到，阻抗曲线呈 V 字型，随着频率偏离谐振点，其阻抗仍然上升的很快。要在很宽的频率范围内满足目标阻抗要求，需要并联大量的同值电容。这不是一种好的方法，造成极大地浪费。有些人喜欢在电路板上放置很多0.1uF 电容，如果你设计的电路工作频率很高，信号变化很快，那就不要这样做，最好使用不同容值的组合来构成相对平坦的阻抗曲线。
