闩锁及密勒效应

《闩锁及密勒效应》由会员分享，可在线阅读，更多相关《闩锁及密勒效应（13页珍藏版）》请在金锄头文库上搜索。

1、闩锁效应目录简介 Latch up 的原理分析编 辑 本 段简 介闩 锁 效 应 是 CMOS 工 艺 所 特 有 的 寄 生 效 应 ， 严 重 会 导 致 电 路 的 失 效 ， 甚至 烧 毁 芯 片 。 闩 锁 效 应 是 由 NMOS 的 有 源 区 、 P 衬 底 、 N 阱 、 PMOS 的 有 源 区构 成 的 n-p-n-p 结 构 产 生 的 ， 当 其 中 一 个 三 极 管 正 偏 时 ， 就 会 构 成 正 反 馈 形成 闩 锁 。 避 免 闩 锁 的 方 法 就 是 要 减 小 衬 底 和 N 阱 的 寄 生 电 阻 ， 使 寄 生 的 三极 管 不 会 处 于 正

2、偏 状 态 。 静 电 是 一 种 看 不 见 的 破 坏 力 ， 会 对 电 子 元 器 件 产生 影 响 。 ESD 和 相 关 的 电 压 瞬 变 都 会 引 起 闩 锁 效 应 （ latch-up） 是 半 导 体器 件 失 效 的 主 要 原 因 之 一 。 如 果 有 一 个 强 电 场 施 加 在 器 件 结 构 中 的 氧 化 物 薄膜 上 ， 则 该 氧 化 物 薄 膜 就 会 因 介 质 击 穿 而 损 坏 。 很 细 的 金 属 化 迹 线 会 由 于 大电 流 而 损 坏 ， 并 会 由 于 浪 涌 电 流 造 成 的 过 热 而 形 成 开 路 。 这 就 是 所

3、谓 的“闩 锁 效 应 ”。 在 闩 锁 情 况 下 ， 器 件 在 电 源 与 地 之 间 形 成 短 路 ， 造 成 大 电 流 、EOS（ 电 过 载 ） 和 器 件 损 坏 。 MOS 工 艺 含 有 许 多 内 在 的 双 极 型 晶 体 管 。 在 CMOS 工 艺 下 ， 阱 与 衬 底 结合 会 导 致 寄 生 的 n-p-n-p 结 构 。 这 些 结 构 会 导 致 VDD 和 VSS 线 的 短 路 ， 从而 通 常 会 破 坏 芯 片 ， 或 者 引 起 系 统 错 误 。 例 如 ， 在 n 阱 结 构 中 ， n-p-n-p 结 构 是 由 NMOS 的 源 ， p

4、 衬 底 ， n 阱 和PMOS 的 源 构 成 的 。 当 两 个 双 极 型 晶 体 管 之 一 前 向 偏 置 时 （ 例 如 由 于 流 经 阱 或衬 底 的 电 流 引 起 ） ， 会 引 起 另 一 个 晶 体 管 的 基 极 电 流 增 加 。 这 个 正 反 馈 将 不断 地 引 起 电 流 增 加 ， 直 到 电 路 出 故 障 ， 或 者 烧 掉 。 可 以 通 过 提 供 大 量 的 阱 和 衬 底 接 触 来 避 免 闩 锁 效 应 。 闩 锁 效 应 在 早 期 的CMOS 工 艺 中 很 重 要 。 不 过 ， 现 在 已 经 不 再 是 个 问 题 了 。 在 近

5、 些 年 ， 工 艺 的 改进 和 设 计 的 优 化 已 经 消 除 了 闩 锁 的 危 险 。 Latch up 的 定 义 ? Latch up 最 易 产 生 在 易 受 外 部 干 扰 的 I/O 电 路 处 , 也 偶 尔 发 生 在 内部 电 路 ? Latch up 是 指 cmos 晶 片 中 , 在 电 源 power VDD 和 地 线 GND(VSS)之间 由 于 寄 生 的 PNP 和 NPN 双 极 性 BJT 相 互 影 响 而 产 生 的 一 低 阻 抗 通 路 , 它的 存 在 会 使 VDD 和 GND 之 间 产 生 大 电 流 ? 随 着 IC 制 造

6、工 艺 的 发 展 , 封 装 密 度 和 集 成 度 越 来 越 高 ,产 生 Latch up 的 可 能 性 会 越 来 越 大 ? Latch up 产 生 的 过 度 电 流 量 可 能 会 使 芯 片 产 生 永 久 性 的 破 坏 , Latch up 的 防 范 是 IC Layout 的 最 重 要 措 施 之 一 编 辑 本 段Latch up 的 原 理 分 析请 添 加 图 片 说 明Q1 为 一 垂 直 式 PNP BJT, 基 极 (base)是 nwell, 基 极 到 集 电 极 (collector)的 增 益 可 达 数 百 倍 ； Q2 是 一 侧 面 式

7、 的 NPN BJT， 基 极 为 P substrate， 到集 电 极 的 增 益 可 达 数 十 倍 ； Rwell 是 nwell 的 寄 生 电 阻 ； Rsub 是substrate 电 阻 。 以 上 四 元 件 构 成 可 控 硅 （ SCR） 电 路 ， 当 无 外 界 干 扰 未 引 起 触 发 时 ， 两个 BJT 处 于 截 止 状 态 ， 集 电 极 电 流 是 C-B 的 反 向 漏 电 流 构 成 ， 电 流 增 益 非常 小 ， 此 时 Latch up 不 会 产 生 。 当 其 中 一 个 BJT 的 集 电 极 电 流 受 外 部 干 扰 突 然 增 加

8、到 一 定 值 时 ， 会 反 馈 至 另 一 个 BJT， 从 而 使 两 个 BJT因 触 发 而 导 通 ， VDD 至 GND（ VSS） 间 形 成 低 抗 通 路 ， Latch up 由 此 而 产 生 。 产 生 Latch up 的 具 体 原 因 1. 芯 片 一 开 始 工 作 时 VDD 变 化 导 致 nwell 和 P substrate 间 寄 生 电 容中 产 生 足 够 的 电 流 ， 当 VDD 变 化 率 大 到 一 定 地 步 ， 将 会 引 起 Latch up。 2. 当 I/O 的 信 号 变 化 超 出 VDD-GND（ VSS） 的 范 围 时

9、 ， 有 大 电 流 在 芯 片中 产 生 ， 也 会 导 致 SCR 的 触 发 。 3. ESD 静 电 加 压 ， 可 能 会 从 保 护 电 路 中 引 入 少 量 带 电 载 子 到 well 或substrate 中 ， 也 会 引 起 SCR 的 触 发 。 4.当 很 多 的 驱 动 器 同 时 动 作 ， 负 载 过 大 使 power 和 gnd 突 然 变 化 ， 也有 可 能 打 开 SCR 的 一 个 BJT。 5. Well 侧 面 漏 电 流 过 大 。 防 止 Latch up 的 方 法 ： 1.在 基 体 （ substrate)上 改 变 金 属 的 掺

10、杂 ， 降 低 BJT 的 增 益 2.避 免 source 和 drain 的 正 向 偏 压 3.增 加 一 个 轻 掺 杂 的 layer 在 重 掺 杂 的 基 体 上 ， 阻 止 侧 面 电 流 从 垂 直BJT 到 低 阻 基 体 上 的 通 路 4. 使 用 Guard ring: P+ ring 环 绕 nmos 并 接 GND； N+ ring 环 绕pmos 并 接 VDD， 一 方 面 可 以 降 低 Rwell 和 Rsub 的 阻 值 ， 另 一 方 面 可 阻 止 栽子 到 达 BJT 的 基 极 。 如 果 可 能 ， 可 再 增 加 两 圈 ring。 5. S

11、ubstrate contact 和 well contact 应 尽 量 靠 近 source,以 降 低Rwell 和 Rsub 的 阻 值 。 6.使 nmos 尽 量 靠 近 GND， pmos 尽 量 靠 近 VDD,保 持 足 够 的 距 离 在 pmos 和 nmos 之 间 以 降 低 引 发 SCR 的 可 能 7.除 在 I/O 处 需 采 取 防 Latch up 的 措 施 外 ， 凡 接 I/O 的 内 部 mos 也应 圈 guard ring。 8. I/O 处 尽 量 不 使 用 pmos(nwell) COMS 电 路 由 于 输 入 太 大 的 电 流 ，

12、内 部 的 电 流 急 剧 增 大 ， 除 非 切 断 电 源 ，电 流 一 直 在 增 大 这 种 效 应 就 是 锁 定 效 应 。 当 产 生 锁 定 效 应 时 ， COMS 的 内 部电 流 能 达 到 40mA 以 上 ， 很 容 易 烧 毁 芯 片 。 防 御 措 施 ： 1） 在 输 入 端 和 输 出 端 加 钳 位 电 路 ， 使 输 入 和 输 出 不 超 过 不 超 过 规 定 电压 。 2） 芯 片 的 电 源 输 入 端 加 去 耦 电 路 ， 防 止 VDD 端 出 现 瞬 间 的 高 压 。 3） 在 VDD 和 外 电 源 之 间 加 限 流 电 阻 ， 即

13、使 有 大 的 电 流 也 不 让 它 进 去 。 4） 当 系 统 由 几 个 电 源 分 别 供 电 时 ， 开 关 要 按 下 列 顺 序 ： 开 启 时 ， 先 开启 COMS 电 路 得 电 源 ， 再 开 启 输 入 信 号 和 负 载 的 电 源 ； 关 闭 时 ， 先 关 闭 输 入信 号 和 负 载 的 电 源 ， 再 关 闭 COMS 电 路 的 电 源 。密勒效应（ 1） 基 本 概 念 ：密 勒 效 应 （ Miller effect） 是 在 电 子 学 中 ， 反 相 放 大 电 路 中 ， 输 入 与输 出 之 间 的 分 布 电 容 或 寄 生 电 容 由 于

14、放 大 器 的 放 大 作 用 ， 其 等 效 到 输 入 端 的电 容 值 会 扩 大 1+K 倍 ， 其 中 K 是 该 级 放 大 电 路 电 压 放 大 倍 数 。 虽 然 一 般 密 勒效 应 指 的 是 电 容 的 放 大 ， 但 是 任 何 输 入 与 其 它 高 放 大 节 之 间 的 阻 抗 也 能 够 通过 密 勒 效 应 改 变 放 大 器 的 输 入 阻 抗 。 米 勒 效 应 是 以 约 翰 米 尔 顿 密 勒 命 名 的 。 1919 年 或 1920 年 密 勒 在研 究 真 空 管 三 极 管 时 发 现 了 这 个 效 应 ， 但 是 这 个 效 应 也 适

15、用 于 现 代 的 半 导 体三 极 管 。 （ 2） 降 低 密 勒 效 应 的 措 施 ：可 以 采 用 平 衡 法 （ 或 中 和 法 ） 等 技 术 来 适 当 地 减 弱 密 勒 电 容 的 影 响 。 平 衡 法 即 是 在 输 出 端 与 输 入 端 之 间 连 接 一 个 所 谓 中 和 电 容 ， 并 且 让 该中 和 电 容 上 的 电 压 与 密 勒 电 容 上 的 电 压 相 位 相 反 ， 使 得 通 过 中 和 电 容 的 电 流恰 恰 与 通 过 密 勒 电 容 的 电 流 方 向 相 反 ， 以 达 到 相 互 抵 消 的 目 的 。 （ 3） 密 勒 效 应

16、的 不 良 影 响 ：密 勒 电 容 对 器 件 的 频 率 特 性 有 直 接 的 影 响 。 例 如 ， 对 于 BJT： 在 共 射 （ CE） 组 态 中 ， 集 电 结 电 容 势 垒 电 容 正 好 是 密勒 电 容 ， 故 CE 组 态 的 工 作 频 率 较 低 。 对 于 MOSFET： 在 共 源 组 态 中 ， 栅 极 与 漏 极 之 间 的 覆 盖 电 容 Cdg 是 密 勒电 容 ， Cdg 正 好 跨 接 在 输 入 端 (栅 极 )与 输 出 端 (漏 极 )之 间 ， 故 密 勒 效 应 使 得等 效 输 入 电 容 增 大 ， 导 致 频 率 特 性 降 低 。 （ 4） 密 勒 效 应 的 好 处 ： 采 用 较 小 的 电 容 来 获 得 较 大 的 电 容 （ 例 如 制 作 频 率 补 偿 电 容 ） ， 这种 技 术 在 IC 设 计 中 具 有 重 要 的 意 义 （ 可 以 减 小 芯 片 面 积 ） ；