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1、广州大学综合设计性实验报告册实验项目 EDA 数字时钟 学院 物理与电子工程学院 年级专业班 电子 132 班 姓名 张燕州学号 1319200092 成绩 实验地点 理学实验楼 317指导教师 宋沛 综合设计性实验预习报告实验项目： EDA 数字时钟 一 引言：数字时钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，数字时钟可植入自动控制、测试等系统内部，作为系统的时钟源，可为系统提供定时信号或中断控制的时间基准，具有广泛的用途。由于数字集成电路的发展使得数字时钟的精度远远超过老式钟表，钟表的数字化给人们生产生活带来了
2、极大的方便，而且大大地扩展了钟表原先的单一报时功能。加入了一些诸如自动报时、定时闹钟等功能。这些都是以钟表数字化为基础的。因此，研究数字时钟及扩大其应用，有着非常现实的意义。二 实验目的：进一步掌握用 VerilogHDL 语言编写任意进制计数器的方法，通过本次实验要充分认识到，顶层结构的设计和优化在综合设计中的重要性。三 实验原理：数字钟秒到分、分到时均为 60 进制，利用VerilogHDL 编写模 60 的计数器，秒模块的 CLK 可从实验板上取得，秒模块的本身输出用来驱动显示秒的数码管，进位输出恰好是分模块的 CLK。分模块的进位作为时模块的CLK。时模块为 24 进制。需要调整时间时
3、，可以用数据选择器将正常的各个模块时钟切断取而代之的是由实验箱上的按键产生的单脉冲，从而实现调整时间的功能。闹铃时间与当前时间要共用数码管的方式显示，同样我们可以采用多位数据选择器来实现。闹铃实现可采用比较计时模块输出与闹钟设定输出完全相等时，输出控制信号使扬声器发声。四 实验内容：1、根据题目要求，参考 GW48 使用说明书，选取适当的模式来实现。2、依据题目要求功能，设计顶层总体结构图。3、使用 VerilogHDL 语言来实现顶层结构中各个模块的功能，并创建顶层文件可调用的图形元件，如：24、60 进制计数器，数据选择器等模块。4、创建顶层 GDF 文档，并将各模块连接。5、根据题目要求
4、，以及第一步所选模式，并查表，定义引脚。6、编译并下载到目标芯片中。7、利用实验箱验证所设计的数字钟功能。五 重点问题：利用前面实验所学知识，设计一数字钟并在 GW48 实验箱上实现。具体要求如下： 计时可选十二进制计时和二十四进制计时；可手动校时，能分别进行时、分的校正；带闹钟功能，当计时计到闹铃时间时，发光二极管点亮，闹铃时间为 1 分，可用按键提前终止闹铃；带秒表功能；（选做）带日历显示，可显示月、日等。 （选做）六 参考文献：EDA 技术实用教程VerilogHDL 版（第四版） P385；（第五版没有 SOPC 系统开发技术） 、百度百科文库。广州大学实验原始数据记录表实验项目 ED
5、A 数字时钟 指导教师 宋沛 姓 名 张燕州 班 别 电子 132 班 学 号 1319200092 学 院 物电学院 专 业 电子信息科学与技术 实验进行时间 2016 年 5 月 30 日第 14 周 一 ， 15 时至 17 时；实 验 地 点 理学实验楼 317 室温 湿度 天气 原始数据记录(自行设计记录表格)：1、实验 HDL 描述module clock(m,c,clk,sec1,sec0,min1,min0,hou1,hou0,mclk,hclk,alarmled,ring,rclk,sclk);input clk,mclk,hclk,rclk,sclk,m,c;output
6、alarmled,ring;output 3:0 sec1,min1,hou1,sec0,min0,hou0;reg5:0 sec,min,hou,cmin,chou,amin,ahou,alcount;reg cs,cm;reg tmode,alarm,alarmled;wire 5:0osec,omin,ohou;initialbeginmin=0;hou=0;sec=0;cs=0;cm=0;cmin=0;chou=0;amin=0;ahou=0;tmode=0;alarm=0;alarmled=0;endalways (posedge clk ) begin /60s alarmif(a
7、larmledelse alcount=0;if(tmode) begin/check setmin=cmin;hou=chou;end if (sec!=59)begin/sec countsec=sec+1;endelse begin sec=0;cs=1;endif (cs) begin/min countcs=0;min=min+1;if (min=60) begincm=1;min=0;endendif (cm) begin/hour countcm=0;hou=hou+1;if (hou=23) hou=0;endif (min=amin&hou=ahou)alarmled=1;i
8、f (alcount=59)alarmled=0;endassign ring=(alarmled always (posedge mclk)/min setif(tmode)/checkif(cmin=59)cmin=0;else cmin=cmin+1;always (posedge mclk)/alarmif(alarm)if(amin=59)amin=0;else amin=amin+1;always (posedge hclk)/hour setif(tmode)/checkif(chou=23)chou=0;else chou=chou+1;always (posedge hclk
9、)/hour alarmif(alarm)/alarmif(ahou=23)ahou=0;else ahou=ahou+1;always (posedge clk)case(m,c)2b00:begin tmode=0;alarm=0;end/count2b10:tmode=1;/check2b01:alarm=1;/alarmendcaseassign omin=(tmode)?cmin:(alarm)?amin:min;assign ohou=(tmode)?chou:(alarm)?ahou:hou;assign sec1=sec/10;assign sec0=sec%10;assign
10、 min1=omin/10;assign min0=omin%10;assign hou1=ohou/10;assign hou0=ohou%10;endmodule 数字时钟正常运行和闹铃两种模式之间切换及设定时分秒按键加一功能程序如上所示。引脚锁定图如上，采用模式 5，按键 1、2、3 分别是秒、分、时的按键控制，每当按下一次数码管上数字就加一。键 5、4 分别是正常运行状态设定时间模式和闹铃模式设定的按键，按下时可以切换模式。硬件实验图如上。注：此表格必须附在实验报告内一并交给任课老师。指导教师对学生情况记录：综合设计性实验实验报告实验名称： EDA 数字时钟 摘要：利用 Quartus
11、II 9.0 软件采用模块化设计方法设计一个数字钟。采用原理图和 VHDL 语言相结合的设计。软件仿真调试成功后编译下载至可编程实验箱中进行硬件测试，实现并充分领略硬件设计软件化的精髓。一 引言：数字时钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，数字时钟可植入自动控制、测试等系统内部，作为系统的时钟源，可为系统提供定时信号或中断控制的时间基准，具有广泛的用途。由于数字集成电路的发展使得数字时钟的精度远远超过老式钟表，钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的单一报时功能。加入了一些诸如自
12、动报时、定时闹钟等功能。这些都是以钟表数字化为基础的。因此，研究数字时钟及扩大其应用，有着非常现实的意义。二 实验要求：利用前面实验所学知识，设计一数字钟并在 GW48 实验箱上实现。具体要求如下： 计时可选十二进制计时和二十四进制计时；可手动校时，能分别进行时、分的校正；带闹钟功能，当计时计到闹铃时间时，发光二极管点亮，闹铃时间为 1 分，可用按键提前终止闹铃；带秒表功能；（选做）带日历显示，可显示月、日等。 （选做）三 实验仪器：装有 QuartusII 9.0 软件的电脑、GW48 实验箱。四 实验步骤：1、根据题目要求，参考 GW48 使用说明书，选取适当的模式来实现。2、依据题目要求
13、功能，设计顶层总体结构图。3、使用 VerilogHDL 语言来实现顶层结构中各个模块的功能，并创建顶层文件可调用的图形元件，如：24、60 进制计数器，数据选择器等模块。4、创建顶层 GDF 文档，并将各模块连接。5、根据题目要求，以及第一步所选模式，并查表，定义引脚。6、编译并下载到目标芯片中。7、利用实验箱验证所设计的数字钟功能。五 数据处理及实验结果表示：实验 HDL 描述：Module clock(m,c,clk,sec1,sec0,min1,min0,hou1,hou0,mclk,hclk,alarmled,ring,rclk,sclk);input clk,mclk,hclk,r
14、clk,sclk,m,c;output alarmled,ring;output 3:0 sec1,min1,hou1,sec0,min0,hou0;reg5:0 sec,min,hou,cmin,chou,amin,ahou,alcount;reg cs,cm;reg tmode,alarm,alarmled;wire 5:0osec,omin,ohou;initialbeginmin=0;hou=0;sec=0;cs=0;cm=0;cmin=0;chou=0;amin=0;ahou=0;tmode=0;alarm=0;alarmled=0;endalways (posedge clk )
15、begin /60s alarmif(alarmledelse alcount=0;if(tmode) begin/check setmin=cmin;hou=chou;end if (sec!=59)begin/sec countsec=sec+1;endelse begin sec=0;cs=1;endif (cs) begin/min countcs=0;min=min+1;if (min=60) begincm=1;min=0;endendif (cm) begin/hour countcm=0;hou=hou+1;if (hou=23) hou=0;endif (min=amin&hou=ah
