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1、1前言随着电子改革的不断深化和人们对物质生活的要求提高，我们的生活是越来越趋于机械化、智能化。电子电工各专业为了适应形势的需要都有了较大程度的开发、创新。对于原来电子电工元件的应用是越来越少。为了让大家对原有的电子元件的使用有个初步的认识和了解。特此我们小组编写了由触发器构成的抢答器的设计 ，并根据指导教师的指导进行了修改。我们对数字电路电子技术非常感兴趣甚至是热爱。恰逢课程设计之际，应课程要求特做此论文。在撰写过程中贯彻了社会、学校、指导老师和广大好学者的要求，同时也是尽自己所学，在选材时注意内容的宽度和深度适当的扩展，另外增加了集成电路元件的基础知识和一些老技术的应用。希望大家能够学到更多
2、。数字技术是当前发展最快的学科之一，数字逻辑器件已从 60 年代的小规模集成电路（SSI）发展到目前的中、大规模集成电路（MSI、LSI）及超大规模集成电（VLSI） 。相应地，数字逻辑电路的设计方法在不断地演变和发展，由原来的单一的硬件逻辑设计发展成三个分支，即硬件逻辑设计（中、小规模集成器件） 、软件逻辑设计（软件组装的 LSI 和 VSI，如微处理器、单片机等）及兼有二者优点的专用集成电路（ASIC ）设计。 目前数字电子技术已经广泛地应用于计算机，自动控制，电子测量仪表，电视，雷达，通信等各个领域。例如在现代测量技术中，数字测量仪表不仅比模拟测量仪表精度高，功能高，而且容易实现测量的自
3、动化和智能化。随着集成技术的发展，尤其是中，大规模和超大规模集成电路的发展，数字电子技术的应用范围将会更广泛地渗透到国民经济的各个部门，并将产生越来越深刻的影响。随着现代社会的电子科技的迅速发展，要求我们要理论联系实际，数字电子逻辑课程设计的进行使我们有了这个非常关键的机会。通过这种综合性训练，我们要达到以下的目的和要求：1.结合课程中所学的理论知识，独立设计方案，达到学有所用的目的。2.学会查阅相关手册与资料，通过查阅手册和文献资料，进一步熟悉常用电子器件类型和特性，并掌握合理选用的原则，培养独立分析与解决问题的能力，对于抢答器我们大家都知道那是用于选手做抢答题时用的，选手进行抢答，抢到题的
4、选手来回答问题。抢答器不仅考验选手的反应速度同时也要求选手具备足够的知识面和一定的勇气。选手们都站在同一个起跑线上，体现了公平公正的原则。2目录第一章 触发器的基本原理及功能31.1触发器的基础知识 31.1.1 基本 RS 触发器 31.1.2 同步 RS 触发器 51.1.3 主从 RS 触发器 61.1.4 边沿触发器 71.2集成触发器的原理及其功能 71.2.1 集成 JK 触发器71.2.2 集成 D 触发器 8第二章 NE555 集成定时器的组成和工作原理102.1 单稳类电路 112.2 双稳类电路 12第三章 抢答器的原理及其功能133.1 抢答器的逻辑功能和电路组成133.
5、1.1 逻辑要求 133.1.2 电路组成 133.2电路的工作过程 14结论 14参考文献 14附录 153摘要本文的研究目的是学习集成触发器芯片的逻辑功能；熟悉由集成触发器构成的抢答器的工作特点；掌握集成触发器芯片的正常使用。培养科学的思维方法和探究精神。通过课程论文掌握文献检索的方法，掌握撰写学术论文的规范，提高运用基本理论、基本知识分析问题，解决问题的能力，初步掌握科学研究的方法。通过论文给大家展示由触发器构成抢答器的实现原理、实现过程及其功能。希望通过本文的给大家简单介绍一下触发器原理及功能，还有时钟脉冲发生器的工作原理。能让大家对触发器、时钟脉冲等电子元件有一个初步的了解。关键词：
6、触发器；时钟脉冲；抢答器；四人抢答器第一章 触发器的基本原理及功能1.1触发器的基础知识触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元。触发器具有两个稳定状态，即“0”和“1”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。触发器的种类较多,按照电路结构形式的不同，触发器可分为基本触发器、时钟触发器，其中时钟触发器有同步触发器、主从触发器、边沿触发器。根据逻辑功能的不同，触发器可分为 RS 触发器、JK 触发器、D 触发器、T 触发器和 T触发器。1.1.1 基本 RS 触发器基本 RS 触发器是各类触发器中最简单的一种，是构成其它触发器的基
7、本单元。电路结构可由与非门组成，也可由或非门组成，以下将讨论由与非门组成的 RS 触发器。电路组成及符号由与非门及反馈线路构成的 RS 触发器电路如图 1.1.1（a)所示，输入端位有 R 和 S，电路有两个互补的输入端 Q 和 ，其中 Q 称为触发器的状态，有 0、 1 两种稳定状态，若 Q=1、 则称为触发0Q器处于 1 态；若 Q=0、 则称为触发器处于 0 态。触发器的逻辑符号如图 1.1.1（b）所示。1图 1.1.1 基本 RS 触发器4（2）逻辑功能分析当 R=S=0 时， ，不是触发器的定义状态，此状态称为不定状态，要避免不定状态，对1Q输入信号有约束条件：R+S=1。当 R=
8、0，S=1 时，触发器的出态不管是 0 还是 1，由于 R=0 则 G2门的输出 ，G 1门的输入全为Q1 则输出 Q 为 0，触发器置 0。当 R=1，S=0 时，由于 S=0 则 G1门输出 Q=1，G 1门的输入全为 1 则输出 ，触发器置 1。0当 R=S=1 时，基本 RS 触发器无信号输入，触发器保持原有的状态不变。根据以上的分析，把逻辑关系列成真值表，这种真值表称为触发器的特性表（功能表） ，如表 1.1.1所示。表 1.1.1 基本 RS 触发器功能表Qn表示外加信号触发前，触发器原来的状态称为现态。Q n+1表示外加信号触发后，触发器可从一种状态转为另一种状态，转变后触发器的
9、状态称为次态。（3）基本 RS触发器的特点（1）基本 RS 触发器的动作特点。输入信号 R 和 S 直接加在与非门的输入端，再输入信号作用的全部时间内，R=0 或 S=0 都能直接改变触发器的输出 和 状态，这就是基本 RS 触发器的动作特点。因Q此把 R 称为直接复位端，S 称为直接置位端。（2）基本 RS 触发器的优缺点。基本 RS 触发器具有以下优缺点：优点：电路简单，是构成各种触发器的基础。R S nQ1n说明000001XX触发器状态不定00110100触发器置 011000111触发器置 111110101触发器保持原状态不变5缺点：输出受输入信号直接控制，不能定时控制；有约束条件
10、。1.1.2 同步 RS 触发器在数字系统中，为协调各部分的工作状态，需要由时钟 CP 来控制触发器按一定的节拍同步动作，由时钟脉冲控制的触发器称为时钟触发器。时钟触发器又可分为同步触发器、主从触发器、边沿触发器。这里讨论同步 RS 触发器。（1）电路组成和符号同步 RS 触发器时在基本 RS 触发器的基础上增加两个控制门及一个控制信号，让输入信号经过控制门传送，如图 1.1.2 所示。图 1.1.2 同步 RS 触发器门 G1、G 2 组成基本 RS 触发器，门 G3、G 4时控制门，CP 为控制信号常称为时钟脉冲信号或选通脉冲。在图 1.1.2 所示逻辑符号中，CP 为时钟控制端，控制门
11、G3、G 4的开通和关机，R、S 为信号输入端，、 为输出端。Q（2）逻辑功能分析（1）CP=0 时，门 G3、G 4被封锁，输出为 1，不论输入信号 R、S 如何变化、触发器的状态不变。（2）CP=1 时，门 G3、G 4被打开，输出由 R、S 决定触发器的状态随输入信号 R、S 的不同而不同。根据与非门和基本 RS 触发器的逻辑功能，可列出同步触发器的功能真值表如表 1.1.2 所示。Qn表示时钟脉冲到来前，触发器原来的状态称为现态。Q n+1表示时钟脉冲到来后，触发器可从一种状态转为另一种状态，转变后触发器的状态称为次态。6CP R S Qn Qn+1 功能说明00XXXX0101输入信
12、号封锁触发器状态不变1100000101触发器状态不变1100110111触发器置 11111000100触发器置 011111101不定不定触发器状态不变表 1.1.2 同步 RS 触发器功能表同步 RS 触发器的特性方程为： 0)(1RSQRSRQnnn（3）动作特点（1）时钟电平控制。在 CP=1 期间接收输入信号，CP=0 的状态保持不变，与基本 RS 触发器相比，对触发器状态的转变增加了时间控制。但在 CP=1 期间内，输入信号的多次变化，都会引起触发器的多次翻转，此现象称为触发器的“空翻”，空翻降低了电路的抗干扰能力，这是同步触发器的一个缺点，只用于数据封存，不能用于计数器、寄存器
13、、储存器等。(2)R、S 之间有约束。不能允许出现 R 和 S 同时为 1 的情况，否则会使触发器处于不确定的状态。1.1.3 主从 RS 触发器为了提高触发器的可靠性，规定了每一个 CP 周期内输出端只能动作一次，主从触发器是建立同步触发器的基础上，解决了触发器在 CP=1 期间内，触发器的多次翻转的空翻现象。（1）主从触发器的基本结构主从触发器的基本结构包含两个结构相同的同步触发器，即主触发器和从触发器，它们的时钟信号相反，框图及符号如图 1.1.3 所示。7图 1.1.3 主从 RS 触发器（2）主从触发器的动作特点如图 1.1.3 所示的主从 RS 触发器，CP=1 期间，主触发器接受
14、输入信号；CP=0 期间，主触发器保持不变，而从触发器接收主触发器状态。因此，主从触发器的状态只能在 CP 下降沿时刻翻转。这种触发方式称为主从触发式，克服了空翻现象。1.1.4 边沿触发器为了进一步提高触发器的抗干扰能力和可靠性，我们希望触发器的输出仅仅取决于 CP 上沿或下沿时刻的输入，而在此前和此后的输入状态对触发器无任何影响，具有此特性的触发器就是边沿触发器。边沿触发器的动作特点：只能在 CP 上升（或下降沿）时刻接受输入信号。因此，电路状态只能在CP 上升沿（或下降沿）时刻翻转，这种触发方式称为边沿触发式。1.2集成触发器的原理及其功能1.2.1 集成 JK 触发器（1）引脚排列和逻
15、辑符号常用的集成芯片型号有 74LS112（下降边沿触发的双 JK 触发器） 、CC4027（上升边沿触发器的双JK 触发器）和 74LS276 四 JK 触发器（共用置 1、置 0 端）等。下面介绍的 74LS112 双 JK 触发器每片集成芯片包含两个具有复位端单位下降沿触发器的 JK 触发器，通常用于缓冲触发器、计数器和移位寄存器电路中。74LS112 双 JK 触发器的引脚排列和逻辑符号如图 1.2.1 所示。其中 J 和 K 为信号输入端，是触发器状态更新的依据； 、 为输出端；CP 为始终脉冲信号输入端，逻辑符号图中 CP 阴线上端Q的“ ”符号表示边沿触发，无此“ ”符号表示电位触发；CP 脉冲引线端既有“ ”符号又有小8圆圈时，表示触发器状态变化发生在时钟脉冲下降沿到来时刻；只有“ ”符号没有小圆圈时，表示触发器状态变化发生在时钟脉冲上升沿时刻；S 为直接置 1 端、 R 为直接置 0 端，S 和
