《网口PHY工作原理》由会员分享，可在线阅读，更多相关《网口PHY工作原理（7页珍藏版）》请在金锄头文库上搜索。
1、引言DP83848C 是美国国家半导体公司生产的一款鲁棒性好、功能全、功耗低的 10100 Mbps 单路物理层(PHY) 器件。它支持 MII(介质无关接口)和 RMII(精简的介质无关接口)，使设计更简单灵活；同时，支持 10BASET 和 100BASE-TX 以太网外设，对其他标准以太网解决方案有良好的兼容性和通用性。MII(Medium Independent InteRFace)是 IEEE8023u 规定的一种介质无关接口，主要作用是连接介质访问控制层(MAC)子层与物理层(PH-Y)之间的标准以太网接口，负责MAC 和 PHY 之间的通信。由于 MII 需要多达 16 根信号线
2、，由此产生的 IO 口需求及功耗较大，有必要对 MII 引脚数进行简化，因此提出了 RMII(Reduced Medium Independent Interface，精简的介质无关接口)，即简化了的 MII。1 硬件设计11 电路设计DP83848C 的收发线路各是一对差分线，经过变比为 1：1 的以太网变压器后与网线相连。以太网变压器的主要作用是阻抗匹配、信号整形、网络隔离，以及滤除网络和设备双方面的噪音。典型应用如图 1 所示。图 2 是 DP83848C 与 MAC 的连接电路。其中，Xl 为 50 MHz 的有源振荡器。12 PCB 布局布线布局方面，精度为 1的 499 电阻和 1
3、00 nF 的去耦电容应靠近 PHY 器件放置，并通过最短的路径到电源。如图 3 所示，两对差分信号(TD 和 RD)应平行走线，避免短截，且尽量保证长度匹配，这样可以避免共模噪声和 EMI 辐射。理想情况下，信号线上不应有交叉或者通孔，通孔会造成阻抗的非连续性，所以应将其数目降到最低；同时，差分线应尽可能走在一面，且不应将信号线跨越分割的平面，如图 4 所示。信号跨越一个分割的平面会造成无法预测的回路电流，极可能导致信号质量恶化并产生 EMI 问题。注意，图 3 和图 4 中，阴影部分为错误方法。2 RMll 模式描述RMII 模式在保持物理层器件现有特性的前提下减少了 PHY 的连接引脚。
4、RMII 由参考时钟 REF_CLK、发送使能 TX_EN、发送数据 TXD1：0、接收数据RXD1：0、载波侦听接收数据有效 CRS_DV 和接收错误 RX_ER(可选信号)组成。在此基础上，DP83848C 还增加了 RX_DV 接收数据有效信号。2. 1 REF_CLK参考时钟REF_CLK 是一个连续时钟，可以为 CRS_DV、RXD1：O、TX_EN、TXD1：O、RX_DV 和 RX_ER 提供时序参考。 REF_CLK 由 MAC 层或外部时钟源源提供。REF_CLK 频率应为 50 MHz5010-6，占空比介于 35和 65之间。在 RMII 模式下，数据以 50 MHz 的
5、时钟频率一次传送 2 位。因此，RMII 模式需要一个 50 MHz 有源振荡器( 而不是晶振)连接到器件的 X1 脚。22 TX_EN发送使能TX_EN 表示 MAC 层正在将要传输的双位数据放到 TXD1：O上。TX_EN 应被前导符的首个半字节同步确认，且在所有待传双位信号载入过程中都保持确认。跟随一帧数据的末 2 位之后的首个 REF_CLK 上升沿之前，MAC 需对 TX_EN 取反。TX_EN 的变化相对于REF_CLK 是同步的。23 TXD1：0发送数据TXD1 ：O的变换相对于 REF_CLK 是同步的。TX_EN 有效后，PHY 以 TXD1：0 作为发送端。在 10 Mb
6、ps 模式下，由于 REF_CLK 的频率是在 10Mbps 模式中数据速率的 10 倍。因此 TXD1：0上的值必须在 10 个脉冲期间保持稳定，确保 DP83848C 能够每隔 10 个周期进行采样。发送时序如图 5 所示，发送延时情况如表 l 所列。其中， PMD 为物理介质关联层(physical media depen-dent)接口。2 4 RXD1：0 接收数据RXD1：0转换是与 REF_CLK 同步的。在 CRS_DV 有效后的每个时钟周期里，RXD1：O接收 DP83848C 的两位恢复数据。在某些情况下 (如数据恢复前或发生错误)，则接收到的是 RXD1：O的预确定值而不
7、是恢复数据。CRS_DV 解除确认后，RXD1 ：O为“00”，表示进入空闲状态。CRS_DV 确认后，在产生正确的接收解码之前， DP83848C将保证 RXD1：0=“00” 。DP83848C 提供的恢复数据总是半字节或成对双位信号的形式，这对于由前导符开始的所有数据值都成立。因为 CRS_DV 是异步确认的，不能假设先于前导符的 “00”数据会是双位信号形式。100 Mbps 模式下，在 CRS_DV 确认之后的正常接收过程中，RXD1：O将会保持“00”，直到接收器检测到正确的起始串分界符(STart St-ream Delimiter， SSD)。一旦检测到 SSD，DP83848
8、C 将会驱动前导符(“01”)，后面紧跟着起始帧分界符(Start of Frame. Delimiter，SFD)(“01”“01”“01”“11”) 。MAC 应该开始 SFD 之后的数据。如果检测到接收错误，在载波活动结束前，RXD1：0将会替换为接收字符串“01”。而由于帧中剩余数据被替换，MAC 的奇偶校验将会拒绝错误的信息包。如果检测到错误的载波(坏的 SSD)，RXD1：O 将会替换为“10”，直到接收事件结束。这种情况下，RXD1：O将会从“00”变为“10” ，而无需标明前导符 (“01”)。10 Mbps 模式下，CRS_DV 确认后，RXD1：O将会一直保持“00”，直到
9、 DP83848C有恢复脉冲并能对接收数据进行解码为止。当存在有效接收数据时，RXD1：O 以“01” 为前导符接收恢复的数据值。因为 REF_CLK 频率是 10 Mbps 模式下数据速率的 10 倍，MAC对 RXD1：0上的值每隔 10 个周期采样一次。接收时序如图 6 所示，接收延时情况如表2 所列。25 RX_DV接收数据有效尽管 RMII 并不要求，DP83848C 还是提供了一个 RX_DV 信号。RX-DV 是没有结合CRS 的接收数据有效信号(Receive Data Valid)。第一个正确的恢复数据(前导符) 或伪载波检测到来时，RX_DV 被确认，在恢复数据的末两位传送
10、之后解除确认。通过使用该信号，全双工 MAC 不必再从 CRS _DV 信号中恢复 RX_DV 信号。26 CRS_DV载波侦听接收数据有效当接收介质处于非空闲状态时，由 PHY 来确认 CRS_DV。在载波检测中，CRS_DV 依据与工作模式相关的标准异步确认。10BASE_T 模式下，静噪通过时发生该事件。在100BASE-TX 模式，当 10 位中检测到 2 个非相邻的零值时，发生该事件。在 RMII 规范(12 版)中提到，载波丢失将导致与 REF_CLK 周期同步的 CRS_DV 解除确认，这在 RXD1：O半字节的首两位出现(即 CRS_DV 仅在半字节边界解除确认) 。在CRS_
11、DV 首次解除确认后，如果 DP83848C 还有数据位要加在 RXD1：O上，则在REF_CLK 周期中，DP83848C 应在每半个字节的第 2 个双位上确认 CRS_DV，并在一个半字节的第 1 个双位解除确认。这样，从半字节边界开始，到 CRS(载波侦听接收信号)在 RX_DV 前结束时，CRS_DV 以 25 MHz(100 Mbps 模式)或 25MHz(10 Mbps 模式) 的频率翻转(假设当载波事件结束时 DP83848C 还有待传送的数据位 )。通过编程 DP83848C 能够与 RMII 规范(10 版)很好地兼容。在该模式下，CRS_DV将会异步地与 CRS 进行确认，
12、但是要等传送完最后的数据时才会解除确认，CRS_DV 在数据包的末端不会被翻转。该模式虽然不能对来自 CRS_DV 的 CRS 信号进行精确的恢复，但是却可以使 MAC 层的设计更简单。在出错的载波活动时间中，CRS_DV 保持确认。一旦确认 CRS_DV，则可以认为在RXD1：O上的数据是有效的。然而，由于 CRS_DV 的确认相对于 REF_CLK 是异步的，因而在正确解码接收信号之前，RXD1：0 上的数据应为“00”。27 RX_ER接收错误遵照 IEEE8023 标准的规定，DP83848C 提供一个 RX_ER 输出端。RX_ER 可以维持一个或更多的 REFCLK 周期，来标识一
13、个在当前 PHY 到帧的传输过程中曾出现的错误(MAC子层不一定能检测到，但 PHY 可以检测到的编码错误或其他错误 )。RX_ER 的变化相对于REF_CLK 是同步的。由于 DP83848C 是通过以固定数据代替原来数据的方式干扰到 RXD1：O ，所以 MAC不需要 RX_ER，而只需 CRC 校验( 即奇偶校验)就可以检测到错误。28 冲突检测RMII 不向 MAC 提供冲突标志。对于半双工操作，MAC 必须从 CRS_DV 和 TX_EN 信号中产生它自己的冲突检测。为了实现这一点 MAC 必须从 CRS-DV 信号中恢复 CRS 信号，并和 TX_EN 进行逻辑与。注意，不能直接使
14、用 CRS_DV，因为 CRS_DV 可能在帧的末端触发以标志 CRS 解除确认。3 RMII 模式配置DP83848C 的 RMII 模式配置包括硬件和软件两个方面。31 硬件配置如图 2 所示， DP83848C 的 X1(34)脚上提供 50 MHzCMOS 电平的振荡信号。在上电和复位时，强制 DP83848C 进入 RMII 模式。方法是通过在 RX_DVMII_MODE(39 脚) 接入一个上拉电阻。32 软件配置PHY 的软件初始化流程如图 7 所示。结语DP83848C 配合 RMII 标准接口提供了一种连接方案，可以减少 MAC 至 PHY 接口所需要的引脚数目。该方案使得设计工程师在保持 IEEE8023 规范中所有特性的同时，降低系统设计成本。正因为如此，DP83848C 能够更好地适应工业控制和工厂自动化，以及通用嵌入式系统等应用场合。
