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1、 物理与电气工程学院课程设计报告数字电路电子时钟设计姓 名 学 号 专业 指导教师 成 绩 日期 第 页1数字电路电子时钟设计摘 要：数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。目前，数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。本设计通过简单的芯片实现数字电子钟。要点在于用555芯片连接输出为一秒的多谐振荡器用于时钟的秒脉冲，用74LS160（十进制计数器） 、74LS48（七段显示译码管的驱动）等
2、连接成的60和24进制的计数器，再通过数码管显示，构成简单数字时钟。其中还包括校时功能。此数字钟电路由振荡器、分频器、校时电路、显示译码电路组成。本实验采用Multisim软件进行仿真，仿真结果显示此电路能完成上述要求，可实现上述一系列功能。关键词：数字时钟、计数器、555定时器、校时功能、仿真测试1 引言20世纪末，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力的推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越快。数字中作为人们日常生活中必不可少的物品，广泛用于个人家庭以及办公室等公共场所，给人们的
3、生活、学习、工作、娱乐带来极大的方便，由于数字集成电路技术的发展和采用了先进的石英技术，使数字钟具有走时准确、性能稳定、携带方便等优点，它还用于计时、自动报时及自动控制等各个领域。尽管目前市场上已有现成的数字钟集成电路芯片出售，价格便宜，使用也方便，但鉴于数字钟电路的基本组成包含了数字电路的主要组成部分，因此进行数字钟的设计是必要的，研究数字钟及扩大其应用，有着非常现实的意义。本次课程设计的目的在于培养学生对基本电路的应用和掌握，使学生在实验原理的指导下，初步具备基本电路的分析和设计能力，并掌握其应用方法；自行拟定实验步骤，检查和排除故障 、分析和处理实验结果及撰写实验报告的能力。综合实验的设
4、计目的是培养学生初步掌握小型数字系统的设计能力，包括选择设计方案，进行电路设计、安装、调试等环节，运用所学知识进行工程设计、提高实验技能的实践。数字电子钟是一种用数字显示秒、分、时的记时装置。数字电子钟由于采用了石英技术，走时精度高、稳定性好，不需要经常调校，使用携带方便，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命。因而能得到广泛的应用，小到人们的日常生活中的电子手表、电子闹钟、大到车站、码头、机场等公共场所的大型数字显示电子钟。本设计通过简单的芯片实现数字电子钟。要点在于用 555 芯片连接输出为一秒的多谐振荡器用于时钟的秒脉冲，用 74LS160（十进制计数
5、器）、74LS48（七段显示译码管的驱动）等连接成的 60 和 24 进制的计数器，再通过数码管显示，构成简单数字时钟。2 方案认证2.1 芯片 方案一 采用 CMOS。CMOS 电路是电压控制器件，是一种低功耗器件。虽功耗低，但是当电流过大时，会烧毁芯片，并且 COMS 电路的速度慢，传输延迟时间长(25-50ns)。 第 页2方案二 采用 TTL 电路。TTL 电路是电流控制器件，TTL 电路的速度快，传输延迟时间短(5-10ns)，能到达很好的精度。通过以上两种方案的比较，故选方案二。2.2 秒脉冲方案一 采用 1kHz 经过分频后产生的秒脉冲。可以利用石英晶体产生 32768Hz 的频
6、率，然后经过 CD4060 的十四分频，再用 74LS74 二分频就可以产生 1Hz 的脉冲。方案二 直接采用 555 震荡器产生的 1Hz 秒脉冲。由于 1kHZ 频率相对较大，所以导致所需的电阻阻值很小，而且整体电路过于复杂，不易于实现。故选方案二。2.3 脉冲产生器方案一 采用石英晶体振荡器。石英晶体振荡器具有体积小、重量轻、可靠性高、频率稳定度高等优点。其具有极高的频率稳定，主要用在要求频率十分稳定的振荡电路中作谐振元件，但成本相对较高。方案二 采用 NE555 多谐振荡器。NE555 多谐振荡器只需简单的电阻器、电容器，即可完成特定的振荡延时作用。其延时范围极，可由几微秒至几小时之久
7、。其操作电源范围广，可与 TTL，CMOS 等逻辑电路配合，它的计时精确度高、温度稳定度佳，且成本较低。方案三 采用单片机作为计时器。51 单片机功能比较广，功耗大，用来做数字时钟浪费。综上所述分析，故选方案二。2.4 显示模块方案一 采用 LED 显示。LED 数码管显示速度快，亮度高，显示清晰，控制也较为简单。方案二 采用低功耗 LED 显示。虽然液晶有较低功耗且能够较清晰的较多位数的数字和所有的字母，但是不太经济和不好控制。为了较好地控制和使用，选择方案一。3 系统设计 3.1 系统整体框图数字时钟是由 555 定时器、计数器、译码器、数码管组成。其中的 555 定时器组成 第 页3标准
8、信号发生器，直接决定计时系统的精度。由不同进制的计数器、译码器和显示器组成计时系统。将标准秒信号送入采用 60 进制的“秒计数器” ，每累计 60 秒就发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。也采用 60 进制的计数器，每累计 60 分，就发出一个“时脉冲”信号，该信号将被送到“时计数器” 。时计数器采用24 进制计数器，可实现对一天的累计。译码显示电路将“时” 、 “分” 、 “秒”计数器的输出状态通过六位七段显示器显示出来。整个计数器电路由秒计数器、分计数器和时计数器组成。秒脉冲信号经过 6 级计数器，分别得到秒个位、秒十位、分个位、分十位，以及时个位、时十位的计时。显
9、示 6 位的“时” 、 “分” 、 “秒”需要 6 个计数器。其中，秒和分计数器都是 60 进制，时计数器为二十四进制，都选用 74LS160 来实现。实现的方法采用反馈清零法。系统整体框图如图 3-1 所示。该系统能实现以下功能：1. 由 555 芯片产生 1HZ 标准秒信号。2. 两个 74LS160 来实现六十进制秒、分计数器。3. 两个 74LS160 来实现二十进制时计数器。4. 由 74ls48 驱动数码管进行时钟的显示。5. 具有按钮调节时和分的功能。3.2 单元电路设计3.2.1 秒脉冲电路555 定时器成本低，性能可靠，只需要外接几个电阻、电容，就可以实现多谐振荡器、单稳态触
10、发器及施密特触发器等脉冲产生与变换电路。它也常作为定时器广泛应用于仪器仪表、家用电器、电子测量及自动控制等方面。555 定时器的内部电路框图和外引脚排列图分别如图 2.9.1 和图 2.9.2 所示。它内部包括两个电压比较器，三个等值串联电阻，一个 RS 触发器，一个放电管 T 及功率输出级。它提供两个基准电压 VI1 和VI2。芯片引脚图如图 3-2 所示。图 3-1 系统整体框图 第 页4555 定时器的功能主要由两个比较器决定。两个比较器的输出电压控制 RS 触发器和放电管的状态。在电源与地之间加上电压，当 5 脚悬空时，则电压比较器 C1 的同相输入端的电压为 VI2，C2 的反相输入
11、端的电压为 VI1。若触发输入端 TR 的电压小于VI1，则比较器 C2 的输出为 0，可使 RS 触发器置 1，使输出端 OUT=1。如果阈值输入端 TH 的电压大于 VI2，同时 TR 端的电压大于 VI1，则 C1 的输出为 0，C2 的输出为 1，可将 RS 触发器置 0，使输出为 0 电平。.555 定时器各个引脚功能如下：1 脚：外接电源负端 VSS 或接地，一般情况下接地。2 脚：低触发端。3 脚：输出端 Vo。4 脚：是直接清零端。当此端接低电平，则时基电路不工作，此时不论 TR、TH处于何电平，时基电路输出为“0”，该端不用时应接高电平。5 脚：VC 为控制电压端。若此端外接
12、电压，则可改变内部两个比较器的基准电压，当该端不用时，应将该端串入一只 0.01F 电容接地，以防引入干扰。6 脚：TH 高触发端。7 脚：放电端。该端与放电管集电极相连，用做定时器时电容的放电。8 脚：外接电源 VCC，双极型时基电路 VCC 的范围是 4.5 16V，CMOS 型时基电路 VCC 的范围为 3 18V。一般用 5V。本设计脉冲电路用 555 定时器串接合适大小的电容、电阻来产生秒脉冲，其计算公式如下所示：T0.7*（R2 + 2R3)*C2F = 1/ T1.44/(R2 + 2R3)*C2计算得 C2 = 10uf，R2 = 48k，R1 = 48k。其在电路中具体接法如
13、下图 3-3 所示。图 3-3 秒脉冲单元电路图 3-2 555 定时器芯片引脚图 第 页53.2.2 译码电路74ls48 为有内部上拉电阻的 BCD七段译码器/ 驱动器，其引脚图如图 3-4 所示。输出端（YaYg）为高电平有效，可驱动灯缓冲器或共阴极 VLED。当要求输出 0-15 时，消隐输入（BI）应为高电平或开路，对于输出为 0 时还要求脉冲消隐输入（RBI）为高电平或者开路。当 BI 为低电平时，不管其它输入端状态如何，YaYg 均为低电平。当 RBI 和地址端（A0A3）均为低电平，并且灯测试输入端（LT）为高电平时，YaYg 为低电平，脉冲消隐输出（RBO）也变为低电平。当
14、BI 为高电平或开路时，LT 为低电平可使YaYg 均为高电平。74ls48 引出端符号和功能： A0 A3 译码地址输入端 BI/ RBO 消隐输入（低电平有效）/ 脉冲消隐输出（低电平有效） LT 灯测试输入端（低电平有效） RBI 脉冲消隐输入端（低电平有效） YaYg 段输出74ls48 译码输出样式：图 3-5 译码器驱动电路图 3-4 74ls48 引脚图 第 页63.2.3 秒计数器电路74ls160 是同步可预置十进计数器是由四个 D 型触发器和若干个门电路构成，内部有超前进位，具有计数、置数、禁止、直接（异步）清零等功能。对所有触发器同时加上时钟，使得当计数使能输入和内部门发
15、出指令时输出变化彼此协调一致而实现同步工作。这种工作方式消除了非同步（脉冲时钟）计数器中常有的输出计数尖峰。缓冲时钟输入将在时钟输入上升沿触发四个触发器。其芯片引脚图如图 3-6、内部结构图如图 3-7所示。74ls160 工作特点： 用于快速计数的内部超前进位 用于 n 位级联的进位输出 同步可编程序 有置数控制线 二极管箝位输入 直接清零 同步计数图 3-7 74ls160 内部结构图图 3-6 74ls160 芯片引脚图 第 页7这种计数器是可全编程的，即输出可预置到任何电平。当预置是同步时，在置数输入上将建立一低电平，禁止计数，并在下一个时钟之后不管使能输入是何电平，输出都与建立数据一致。清除是异步的（直接清零） ，不管时钟输入、置数输入、使能输入为何电平，清除输入端的低电平把所有四个触发器的输出直接置为低电平。该芯片工作方式可参照表 3-1 所示。H=高电平、L=低电平、X=不定（高或低电平） 、=由“低”“高”电平的跃变。该电路由两片 74ls160 连接成的 60 进制秒计数器。其具体在电路中的接法如图 3-8所示。秒单元低位是十进制计数器，它的 clk 端接的是秒脉冲产生电路。高位接成六进制计数器，它的脉冲信号是秒单元低位的进位信号。当高位计数为 0110，即计数到 6 的时候在下个时钟信号到来时通过清零端把
