《soc的发展与挑战》由会员分享，可在线阅读，更多相关《soc的发展与挑战（4页珍藏版）》请在金锄头文库上搜索。
1、SoC 的发展与挑战1、SoC 的发展集成电路的发展已有 40 年的历史，它一直遵循摩尔所指示的规律推进，现已进入深亚微米阶段。由于信息市场的需求和微电子自身的发展，引发了以微细加工（集成电路特征尺寸不断缩小）为主要特征的多种工艺集成技术和面向应用的系统级芯片的发展。随着半导体产业进入超深亚微米乃至纳米加工时代，在单一集成电路芯片上就可以实现一个复杂的电子系统，诸如手机芯片、数字电视芯片、DVD 芯片等。在未来几年内，上亿个晶体管、几千万个逻辑门都可望在单一芯片上实现。SoC ( System - on - Chip)设计技术始于 20世纪 90 年代中期，随着半导体工艺技术的发展， IC 设
2、计者能够将愈来愈复杂的功能集成到单硅片上， SoC 正是在集成电路( IC)向集成系统( IS)转变的大方向下产生的。1994 年Motorola 发布的 Flex Core 系统(用来制作基于 68000 和 PowerPC 的定制微处理器) 和 1995年 LSILogic 公司为 Sony 公司设计的 SoC，可能是基于 IP ( Intellectual Property)核完成 SoC设计的最早报导。由于 SoC 可以充分利用已有的设计积累，显著地提高了 ASIC 的设计能力，因此发展非常迅速，引起了工业界和学术界的关注。SoC 是 20 世纪 90 年代出现的概念。随着时间的不断推
3、移和 SoC 技术的不断完善，SoC 的定义也在不断的发展和完善。Dataquest 定义 SoC 为“anintegratedcircuitthatcontainsacomputeengine,memoryandlogiconasinglechip”，即 SoC 为包含处理器、存储器和片上逻辑的集成电路。这大致反映了 1995 年左右 SoC 设计的基本情况。随着 RF 电路模块和数模混合信号模块集成在单一芯片中， SoC 的定义在不断的完善，现在的 SoC 中包含一个或多个处理器、存储器、模拟电路模块、数模混合信号模块以及片上可编程逻辑。因此，SoC 定义的发展和完善过程，也大致反映 So
4、C 技术在近 15 年的发展趋势。从应用开发的角度来看，SoC 的主要含义是在单芯片上集成微电子应用产品所需的所有功能系统。SoC 技术研究内容包括：开发工具、IP 及其复用技术、可编程系统芯片、信息产品核心芯片开发和应用、SoC 设计技术与方法、SoC 制造技术和工艺等。从使用角度来看，SoC 有三种类型：专用集成电路 ASIC(ApplicationSpecificIC)，可编程SoC(SystemonProgrammableChip)和 OEM(OriginalequipmentManufacturer)型 SoC。国际上 SoC 应用设计逐渐从 ASIC 方向向可编程 SoC 方向发展
5、。ASIC 设计的典型实例主要包括：1994 年 Motolola 的 FlexCore 系统是基于定制的 68000 和 PowerPC 微处理器；1995 年 LSILogic 为 Sony 公司开发的 SoC,它包括一个 1MIPS 的微处理器，存储器和SonyLogic，这已经被广泛应用于 SonyPlaystation 视频游戏中；1996 年 IBM 公司制造了它的第一款 SoCASIC，该系统包括 PowerPC401 微处理器、 SRAM 存储器、高速的模拟存储器接口和私有的客户逻辑。随着 SoC 应用的不断普及，市场需要更加广泛的 SoC 设计。SoC 提供商不仅必须拓展系统
6、内部设计能力，而且要直接开发和交付 SoC 设计套件和方法给客户。因此， SoC 设计逐渐向可编程 SoC 方向发展。中国在高新技术研究发展 863 计划中，把 SoC 作为微电子重大专项列入了 20002001年度信息技术领域的重大专项预启动项目，并在 IP 核的开发、软硬件协同设计、IP 复用、VDSM 设计、新工艺新器件等方面布置了预研性课题，其中 IP 核的设计和制造是 SoC 技术中最为关键的部分。在中国最适应 SoC 技术应用开发的 SoC 类型是可编程 SoC 技术。二、SoC 在未来的挑战SoC 设计虽然在过去的十几年中已经取得了显著的发展，但是它所面临的挑战也是不容忽视的。作
7、为基于 IP 核的设计，SoC 设计主要向两个方向发展，一是以可重用 IP 核为基础的系统级设计，这主要关心的是 IP 核间的互连性，同时也是 SoC 设计面临的挑战之一。二是以设计可重用 IP 核为目的的 IP 核设计，这主要关心的是 IP 核的可重用性。同时也是 SoC 设计面临的又一个挑战。对于第一个挑战，现在通常采用片上总线结构来解决 IP核之间的互连性，即核与核之间并非直接相连而是通过片上总线进行互连。典型的互连结构见图 1 使用片上总线结构虽然可以解决 IP 核之间的互连问题，但这同时又出现了另外一个问题。由于不同厂商使用不同的总线结构，例如 ARM 的 AMBA 总线，MIPS
8、的 EC 总线 IBM 的 CoreConnect 总线，因此不同厂商 IP 核之间的互连几乎是不可能的。建立一种通用的片上总线结构是 VSIAVirtualSocketInterfaceAssociation 一直努力的目标。图 1 典型的 IP 核互连结构最近，提出一种基于片上网络的互连结构，即 IP 核之间通过网络结构来实现数据的传输。典型的互连结构见图 2。 图 2 典型的片上网络互连结构这种结构虽然可解决通用总线的问题，但建立一个高效的路由算法是非常必要的。对于第二个挑战，要设计一个可重用的 IP 核应该具有以下的特征：可读性。这是针对软核和固核来说的，即使用者对 IP 核的功能和算
9、法有比较详细的了解后，才能正确使用和充分发挥 IP 核的优点。这就要求 IP 核的提供商采用一种恰当的方法描述设计，使用户可以方便正确的使用 IP 核。同时还要采取措施，保护其知识产权不受侵犯。2、设计的延展性和工艺适应性。IP 核是经过精心设计、验证并且优化的，一经定型就要求其具有一定的应用范围，即针对不同的设计应用具有一定的适应性。3、可测性。随着集成度的提高，测试在集成电路设计中所占的比重越来越大。芯片各部分的高复杂度时测试也产生了重大形响。对于片上系统来说，由于所需的测试矢量数量太多，另外，设计片上系统时大量复用IP 模块，而这些预先设计好的 IP 模块会影响片上系统的测试，所以要求片
10、上系统设计者较早的从宏观上进行验证和测试技术的考虑，并寻找能够使用较少测试矢量证明芯片正常工作的方法。芯片设计时可测性设计的任务是将测试装 I 和被测系统级电路通过 DFT 的测试线路连成一个统一的机构。可将各个芯核的接人路径和芯片总线相连。也可将需控翻和需观察的测试点接在扫描链中，形成一个统一的可为测试装置控制的整体。面向 Soc 的可测性设计技术研究有两种途径:提高系统的可测性或降低系统的不可测性。由干两条途径的出发点不同，作法上也大相径庭。前人在高层次可测性综合研究中已经证明了寻找不可测的电路架构并避免其生成，对整个系统的可测性具有更大的贡献。而面向一个已有的电路系统进行可测性设计则要受
11、到已有电路架构的约束。在很多情况下，要获得高的可测性就要付出昂贵的代价。4、端口定义标准化。即 IP 核的端口要有一个统一的定义。5、版权保护。6、交付的数据资料完整方便芯片的集成过程。除了以上的挑战之外，伴随着 VLSI 技术时钟频率超过 2.2GHz 以及晶体管的特征尺寸缩小到小于 0.13m，对传统的 VLSI 设计者来说，SoC 设计还将面临着下面的一些挑战。1、由于连接延时的不确定性，在时钟频率为 10GHz 集成了上亿晶体管的VLSI(VeryLargeScaleIntegration)芯片上，时钟同步是一个关键问题，必须通过解决时钟抖动和减少摆率的技术来减少时序的混乱，一个全局异
12、步局部同步的时钟策略是绝对必须的。为解决时钟摆率带来的问题，推荐采用网状树组合结构，而且，分布式 PLL 也变得很有可能。2、由于高集成度和频率，在将来的生产过程中信号完整性问题将变得更加严重。在超深亚微米 IC 设计技术的研究中，除了要克服由于连线延迟引起的设计迭代之外，设计人员还要克服由于特征尺寸缩小后信号延迟变小、工作频率提高带来的所谓信号完整性的问题。在芯片内部工作频率提高的同时，由于集成度的大幅度上升，单个芯片中的连线长度也随之大幅度升高。单个芯片中的连线总长将达十几到几十千米，其中不乏有些连线的长度将达到十几米到几十米。根据物理学的基本定律，频率与波长成反比。当芯片的内部工作时钟达
13、到几吉赫的时候，相应的波长只有若干米。再考率到电磁场的有关理论，可以知道当连线长度达到波长的几倍时，连线将成为向外界发射电磁波的天线，同样，这些连线也会成为接收电磁波的天线。考虑到 IC 芯片内部连线密布，在很高的工作频率下，信号的干扰将成为一个不容忽视的问题，信号的完整性将成为设计者面对的另外一个严重的挑战。所以传统的基于布尔代数的数字 IC 设计理论必须要从简单的面向逻辑，转向吸引其他相关领域的理论，形成新的理论体系。3、在将来的生产过程中，过程变量成为影响时序确定性的潜在因素因为要控制已经减小的特征尺寸是非常困难的。4、功耗问题仍然是限制 SoC 设计的因素。今天，SOC 设计者所面临的
14、功率控制问题有两种类型：有效功率和泄漏功率。这两种功率都以让人担忧的速率增加。有效功率是通过开关节点电容的充电和放电消耗的。功率的大小由下列方程给出。其中 C 是总的开关电容量， Vdd 是电源电压，F 是开关频率。由于硅技术规模的原因，对每一技术代来说每单元面积上的电容量和操作频率都增长 30。假设一个理想的规模，这些增加正好被 Vdd 相应减少的 30所抵消，并且每单位面积上的功率保持不变。不幸的是，操作频率以比硅工艺技术规模更快的速度增加。这导致了每一技术代的有效功率密度的增加。功耗的第二部分是泄漏功率，它由通过即便是断开时候也会发生的器件的电流泄漏引起。泄漏功率的增加归因于器件规模的一些方面的原因。随着硅工艺的发展，更小的几何结构成为可能，这要求包括更小的晶体管氧化物厚度的器件结构的完善，这种晶体管的低氧化物厚度反过来能提高晶体管的性能。从 90nm 技术代开始，通过器件的门的管道电流也将变成泄漏功率的不可忽略的一部分。两种类型功率的增加对在芯片封装面积、系统冷却技术、功率供给设计和测试等方面的系统成本存在很大的影响。
