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1、目 录第一章 课程设计简介 .11.1 课程设计的目的 .11.2 课程设计的题目 .11.3 课程设计电路 .11.4 课程设计设备 .21.5 课程设计任务 .21.6 课程设计的要求 .2第二章 数据通路设计 .32.1 运算器 ALU.32.2 存储器 .32.3 数据通路总体图 .5第三章 微程序控制器设计 .63.1 控制存储器 .63.2 微程序控制器图 .83.3 控制台 .83.4 机器指令控制格式 .10第四章 机器语言程序设计.114.1 机器语言程序.114.2 程序执行过程分析 .11第五章 指令流程测试与调试 .135.1 连线.135.2 执行过程 .135.2
2、存程序机器代码 .135.3 执行程序与验证结果 .14第六章 课程设计总结 .15参考文献 .16辽 宁 工 业 大 学 课 程 设 计 说 明 书（论 文）1第一章 课程设计简介1.1 课程设计的目的1从硬件,软件结合的角度，模拟单级中断和中断返回的过程；2通过简单的中断系统，掌握中断控制器，中间向量，中断屏蔽等概念；3了解微程序控制器与中断控制器工作的基本原理。1.2 课程设计的题目本题目总共分为 7 个子标题：1.加法指令中断服务程序；2.减法指令中断服务程序；3.乘法指令中断服务程序；4.逻辑运算指令中断服务程序；5.条件转移指令中断服务程序； 6.寄存器寻址指令中断服务程序； 7.
3、寄存器间接寻址中断服务程序。1.3 课程设计电路中断屏蔽控制逻辑分别集成在 2 片 GAL22V10(TIMER1 和 TIMER2)中。其 ABEL 语言表达式如下：INTR1:=INTR；INTR1.CLK=CLK1；IE:=CLR&INTS#CLR&IE&!INTC；IE.CLK=MF；INTQ=IE&INTR1；其中 CLK1 是 TIMER1 产生的时钟信号，它主要是作为 W1W4 的时钟脉冲，这里INTR1 的时钟信号，INTE 的时钟信号是晶振产生的 MF。INTS 微指令位是 INTS 机器指令执行过程中从控制存储读出的，INTC 微指令位是 INTC 机器指令执行过程中从控制
4、存储器读出的。INTE 是中断允许标志，控制台有一个指示灯 IE 显示其状态，它为 1 时，允许中断，为 0 时，禁止中断。当 INTS=1 时，在下一个 MF 的上升沿 IE 变 1，当 INTC=1 时，在下一个 MF 的上升沿 IE 变 0。CLR 信号实际是控制台产生的复位信号 CLR#。当 CLR=0 时在下一个 CLK1 的上升沿 IE 变 0。当 CLR=1 且 INTS=0 且 INTC=0 时，IE 保持不变。INTR 是外部中断源，接控制台按钮 INTR。按一次 INTR 按钮，产生一个中断请求正脉冲 INTR。INTR1 是 INTR 经时钟 CLK1 同步后产生的，目的
5、是保持 INTR1 与实验台的时序信号同步。INTR 脉冲信号的上升沿代表有外部中断请求到达中断控制器。INTQ 是中断屏蔽控制逻辑传递给 CPU 的中断信号，接到微程序控制器上。当收到 INTR 脉冲信号时，若中断允许位 INTE=0，则中断被屏蔽，INTQ 仍然为 0；若 INTE=1，则 INTQ=1。辽 宁 工 业 大 学 课 程 设 计 说 明 书（论 文）2为保持中断的断点地址，以便中断返回，设置了一个中断地址寄存器 IAR。第二节图4 中的 IAR（U19）就是这个中断地址寄存器，它是一片 74HC374，有 LDIAR 和 IAR_BUS#两个信号输入端，均连接至微程序控制器。
6、LDIAR 信号的上升沿到达时，来自程序计数器PC 的地址会置入 IAR 中。IAR_BUS#为 0 时，保存在 IAR 中的断点地址会输出到数据总线DBUS 上。由于本实验系统只有一个断点寄存器而无堆栈，因此仅支持一级中断而不支持多级中断。中断向量即中断服务程序的入口地址，在本实验仪中由 8 位数码 开关 SW7SW0 提供。1.4 课程设计设备1.TEC-4 计算机组成原理实验仪一台2.双踪示波器一台（并非必备）3.直流万用表一只4.逻辑测试笔一支1.5 课程设计任务1.了解中断系统中每个信号的意义和变化条件，编写主程序和中断服务程序。将主程序和中断服务程序手工汇编成十六进制机器代码。2.
7、参考计算机组成原理实验，再加上中断系统，完成本次实验的线路连接。接通电源之前应仔细检查连接，确认无误。3.将上述任务（1）的程序代码存入内存中，并根据需要设置通用寄存器组和内存相关单元的数据。其中，寄存器 R1 的值应置为 21H，以便程序循环执行。4.从地址 20H 执行程序，在程序运行中，按一次控制台的 INTR。入中断后，用单拍（DP）方式执行，直到返回主程序为止。列表记录中断系统中有关信号的变化情况，特别要记录好断点地址和 R0 的值。5.重复执行（4）两次。 （一共执行 3 次） 将 RAM 中 20H 单元的内容由指令 INTS 改为 INTC，重做（4） ，记录发生的现象。1.6
8、 课程设计的要求设计硬件各功能部件的连线图，将微程序控制器同执行部件联机，组成一台模型计算机，用微程序控制模型机数据通路。通过 CPU 运行九条机器指令的简单程序段，掌握机器指令与微指令的关系。五条指令的机器语言程序，其中包括加法指令中断服务程序。辽 宁 工 业 大 学 课 程 设 计 说 明 书（论 文）3第二章 数据通路设计2.1 运算器 ALU1.DR1 和 DR2DR1 和 DR2 是运算操作数寄存器，DR1 和 ALU 的 B 数据口相连，DR2 和 ALU 的 A 数据口相连。DR1 和 DR2 各由 2 片 74HC298（U23，U24，U21，U22）组成。U23 是 DR1
9、 的低 4位，U24 是 DR1 的高 4 位；U21 是 DR2 的低 4 位，U22 是 DR2 的高 4 位。当 M10 且LDDR11 时，在 T3 的下降沿，DR1 接收来自寄存器堆 B 端口的数据；当 M11 且LDDR11 时，在 T3 的下降沿，DR1 接收来自数据总线 DBUS 的数据。当 M20 且LDDR21 时，在 T3 的下降沿，DR2 接收来自寄存器堆 A 端口的数据；当 M21 且LDDR21 时，在 T3 的下降沿，DR2 接收来自数据总线 DBUS 的数据。2.运算器介绍运算器 ALU 由一片 ispLSI1024（U47）组成，在选择端 S2，S1，S0 控
10、制下，对数据A 和 B 进行加、减、与、直通、乘五种运算，功能如下：表 2.1 运算器功能表选 择S2 S1 S0 操 作0 0 0 A&B0 0 1 A&A（直通）0 1 0 AB0 1 1 AB1 0 0 A（低 4 位）B（低 4 位）进位 C 只在加法运算和减法运算时产生。加运算中，C 表示进位；减运算中，C 代表借位。加、减运算在 T4 的上升沿送入 C 寄存器保存。与、乘、直通操作不影响进位 C 的状态，即进位 C 保持不变。 当 ALU-BUS1 时，运算结果送往数据总线 DBUS。加、减产生的进位 C（借位）与控制台的 C 指示灯相连。2.2 存储器1.双端口存储器 RAM辽
11、宁 工 业 大 学 课 程 设 计 说 明 书（论 文）4双端口存储器由一片 IDT7132（U36）及少量附加控制电路组成。IDT7132 是 2048 字节的双端口静态随机存储器，本机实际使用 256 字节。IDT7132 两个端口可同时进行读、写操作。在本机中，左端口的数据连线数据总线 DBUS，可进行读、写操作，右端口数据和指令总线 INS 连接，输出到指令寄存器 IR，作为只读端口使用。存储器 IDT7132 有 6个控制引脚：CEL，LRW，OEL，CER，RRW，OER。CEL，LRW，OEL控制左端口读、写操作；CER，RRW，OER控制右端口读、写操作。CEL为左端口选择引脚，低有效，为高时禁止左端口操作；LRW 为高时，左端口进行读操作，LRW 为低时，左端口进行写操作；OER为低时，将左端口读出的数据放到数据总线 DBUS 上。CER，RRW，OER控制右端口读、写操作的方式与 CEL，LRW，OER控制左端口读、写操作的方式类似，不过右端口读出的数据放到指令总线上而不是数据总线上。本机设计中，OER已固定接地，RRW 固定接高电平，CER由 CER 反相产生。当 CER1
