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1、1基于 VHDL 的过采样模拟数字转换器建模ROBERT BARANIECKI, PRZEMYSAW DAIBROWSKI ,AND KONRAD HEJN摘要：本文介绍了过采样 SD 模拟数字转换器在行为层次的 VHDL 模型建立。VHDL 语言已被主要用于数字电路设计，也可以适用于某些混合信号集成电路。该模型的模拟部分是尽可能简单，并只包括必要的参数，以便确定潜在的第一个转换器。该模型的数字部分中描述了可合成的 VHDL 语言子集和其参数根据字长和类型的算术应用 .验证过程的转换模型也显示出来。它是由 VHDL 语言模拟器和一个后置的工具来展开 FFT 。仿真结果封闭性地证明了所提出的设计
2、方法的效率。关键词：Sigma - Delta 调制器； VHDL 语言； 行为建模与仿真； RTL 综合1 介绍本文有制定混合信号集成电路的行为模型的两个基本原因。第一个原因是他们的高复杂度。例如：一个过采样 - 模拟数字转换器（模数转换器）构成的模拟数字 调制器和可变数字滤波器称为毁灭器。这种混合信号电路的彻底模拟时 CPU 非常密集，尤其是如果我们尝试适用于类似 SPICE 的等同电路模拟器。此外，混合信号模块的晶体管模型不具备设计进程的开始阶段。第二个原因是涉及到自上而下的设计方法，其建议验证了该模型设计过程中每个层次的水平。因此，一个有效的解决办法似乎是使用行为（离散时间）模拟模型。
3、通过对它们，设计者可以快速验证任何正在审议中的模型系统。不幸的是，适当的工具来做到这一点仍然无法使用。军刀模拟或 ELDO 形成 Anacad比起数字电路更适合于模拟电路，并且在此期间的 VHDL -AMS 仍在发展中。因此，我们必须采用_SIGNAL_PROCESSING _WORKSYSTEM （表面等离子体波）和事件驱动模拟器Synopsys 以进行行为建模与过采样 模数转换器的仿真。VHDL 语言的 IEEE Std.1076已经成为它们之间的界面。过采样 模数转换器的初级模型是在表面等离子体波环境中创建的。自动获得的VHDL 代码不包括任何物理限制，如：不对称开端水平，在上升或下降时
4、间内所产生信号的差异等。这些缺陷已经手动添加了， 然后更新的模型已在 SYNOPSYS 环境下进行模拟。2 过采样 模数转换器的模型正在审议中的过采样 模数转换器的行为模型由两个串联部分组成：2（a).MASH 配置的 一个三阶 调制器-主要是模拟；（b).一个五阶段毁坏器-纯数字；第一个见图1所示。一阶调制器是其主要模块见图2。它包括一个差动积分器，一个一位D/A转换器（快船）,一个一位A/D转换器（门槛），另外,还有需要在下一阶产生量化误差OUT_ERROR的模拟子拖拉机。由于过采样运行，其采样速率显着大于奈奎斯特频率。值得指出的是,该调制器的输出OUT是二进制信号。两个级别的模拟信号d_
5、a_y跟踪平均模拟输入XIN。三阶MASH配置在噪音处理和完全消除稳定性问题方面比一阶调制器更好。图1 三阶调制器的主要模块图2 一阶调制器的主要模块让我们把重点放在一阶调制器的VHDL模型上，如下所示 。entity First_Order_Signa_Delta_Modulator isgeneric(MIN_VAL,MAX_VAL :real;TIME_CONSTANT :real;RIGH_LEVEL_OF_THRESHOLDER :real;LEFT_LEVEL_OF_THRESHOLDER :real;3COMP_RISE_DELAY :time;COMP_FALL_DELAY :
6、time;HIGH_LEVEL_OF_CLIPPER :real;LOW_LEVEL_OF_CLIPPER :real;C_SLEW_RATE_PLUS :real;C_SLEW_RATE_MIN :real);end First_Order_Sigma_Delta_Modulator;architecture Beh of First_Order_Sigma_Delta_Modulator issignal xin : real range MIN_VAL to MAX_VAL : =0.0;signal a_d_y_: std_ulogic : =0;signal d_a_y : real
7、 range HIGH_LEVEL_OF_CLIPPER to LOW_LEVEL_OF_CLIPPER : . 0.0;signal xs : real range 2*MIN_VAL to 2*MAX_VAL : =0.0;signal outi :real range 2*MIN_VAL to 2*MAX_VAL : =0.0;beginxs 5 . xin - d_a_y;integrator (xs, outi, TIME_CONSTANT);thresholder (outi, a_d_y, HIGH_LEVEL_OF_THRESHOLDER, LOW_LEVEL_OF_THRES
8、HOLDER, COMP_RISE_DELAY, COMP_FALL_DELAY);clipper (a_d_y, d_a_y, HIGH_LEVEL_CLIPPER, LOW_LEVEL_CLIPPER, C_ SLEW_RATE_PLUS, C_ SLEW_RATE_MIN);end Beh;由于它对输入和输出信号使用浮点算法，使其在在时间上纯粹是离散的，但幅值是连续的。虽然模型非常简单，但足以有效地验证过采样模数转换器的性能。它可以被视为在一个适当的decimator架构的设计过程中的一种模式源。调制器的不完善的组成部分被称为程序，包括以下参数：（1） 积分器的时间常数；（2） 1 位
9、A/D（门槛）的迟滞和拖延时间；（3） 1 位 D/A (快船）的参考水平和转换率。4所述一阶 调制器的组成的 VHDL 程序如下所示：procedure integrator (signal xin : in real; signal xout : inout real;time_const : real ) isvariable time_last : time : =0 ns;variable time_delta : time := 0 ns;beginloopwait on xin;time_delta :=now - time_last;time_last :=now;xout =
10、levl thenxout4 0);s_delay2 0);v_delay1 := (others= 0);v_delay2 :=(others= 0);elsif clk=1and clk event thens_delay1=levl thenxout4 0);s_delay2 0);v_delay1 := (others= 0);v_delay2 :=(others= 0);elsif clk=1and clk event thens_delay1=v_delay1;24s_delay2 =v_delay2;v_delay1 := s_sub;v_delay2 :.=s_sum;end
11、if;end DELAY;fxpSub(ROUNDING,s_in,s_delay1,s_sub);fxpAdd(ROUNDING,s_mult,s_delay2,s_sum);s_out= s_sum;end Beh;All arithmetical operations performed by APFs are fixed-point. The vector signals are expressed in the twos complement format represented as TC type in the VHDL code. There is a trade-off in
12、 the vectors dimension and the type of arithmetic applied. Formats of port vector signals in the APF VHDL code are expressed as “1 downto WIDTH2”. The WIDTH stands for a vector size. The left boundary represents the number of bits of the integer part. Such format is required by the arithmetical proc
13、edures.The fxpAshift, fxpAdd, fxpSub round procedures are imported from the COMDISCO arithmetic package available inside the SYNOPSYS library. The constant ROUNDING characterizes modes of the precision loss. There are a few types of loss of the precision modes in the COMDISCO package2: round to minu
14、s infinity for truncation, round to plus infinity, round to zero for magnitude truncation, round for typical mathematical round, and convergent round to nearest even number. The constant ROUNDING characterizes the selected mode of the precision loss. The smallest ripples of the amplitude response ar
15、e obtained by convergent rounding.Let us focus on the multiplication with coefficient 9/16, see Fig. 7. Figure7 The scheme of arithmetic operations executed in 24-bit APF with coefficient 9/16.This coefficient is binary scaled and the multiplication can be implemented as a shifting. It 25is easy to
16、notice that 9/16 is the sum of 1/2 and 1/16. Thus the multiplic- ations by 1/2 or 1/16 have been realized as right shifting by 1 and 4 respectively. To keep the precision of computations the boundaries of vectors carrying the multiplica- tion products are different from the boundaries of S_IN and S_OUT. Th
