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1、闩锁效应（latch up）闩锁效应（latch up）是 CMOS 必须注意的现象，latch 我认为解释为回路更合适，大家以后看到 latch up 就联想到在 NMOS 与 PMOS 里面的回路，其实你就懂了一半了.为什么它这么重要？因为它会导致整个芯片的失效，所以 latch up 是 QUAL 测试的一种，并且与 ESD（静电防护）紧密相关。第一部分 latch up 的原理我用一句最简单的话来概括，大家只要记住这句话就行了：latchup 是 PNPN 的连接，本质是两个寄生双载子 transisitor 的连接，每一个 transistor 的基极（base）与集极（collec
2、tor）相连，也可以反过来说，每一个 transistor 的集极（collector）与另一个transistor 的基极（base）相连，形成 positive feedback loop（正回馈回路）,下面我分别解释。我们先复习什么是 npn，如图 1，在 n 端加正偏压，np 之间的势垒就会降低，n 端电子为主要载流子，于是电子就很开心地跑到 p,其中有一部分电子跑得太开心了，中间的 p 又不够厚，于是就到 pn 的交界处，这时右边的 n 端是逆偏压，于是就很容易就过去了。所以，左边的 n 为射极（emmiter，发射电子） ，中间 P 为基极（base） ，右边 n 为集极(coll
3、ector,收集电子嘛）理解了 npn，那么 pnp 就好办，如图 2。图 2 清楚的表示了 latch up 的回路。左边是 npn，右边是 pnp图 3 是电路示意图。大家可以看出，Psub 既是 npn 的基极，又是 pnp 的集极；nwell 既是既是 pnp 的基极，又是 npn 的集极，所以说，每一个 transistor 的集极（collector）与另一个 transistor 的基极（base）相连。那么电流怎么走呢？比如在 P加 5V电洞被从 P推到 N well越过 n well 再到 p sub这个时候，大家注意，电洞有两条路可走，一是跑到 NMOS 的 N，二是跑到旁
4、边的 Nwell，nwell 比n深，当然更好去，所以电洞又回去了。这样就形成回路，而且会循环下去，gate 基本上就成了摆设，完全控制不了电子或电洞的走向，所以 CMOS 就失效了。图 4 是一个公式，我也不知道是什么意思，反正 2 个 变小，latch up 就不容易发生。图 5 是首位发现 latch up 的达人做出的解释：latch up 是由于 field inversion（反转电场） ，值得记住，但我不懂。第二部分 如何解决 latch up？大家只要记住一句话，电子和电洞，都是单纯的家伙，哪里容易去，他们就去哪里，就像他们本来想去看朋友，走到半路看到一个美女在对他们打招呼，于
5、是就很自然的跑到美女那边去了，不去本来该去的地方。所以，下面所有的解决方法，要么是阻止电子或电洞去看美女，或者找个更漂亮的美女吸引他们过去。解决方法目前为止，我总结出 7 个，如下：1. 加大 N，P 距离，这是最容易想到的办法，虽然前面有美女，但是太远，所以还是不去了。电子或电洞也是这样。但是，这样的，必然会导致芯片的集成度下降，所以这是很傻的办法，没人用。2. 加深 isolation.就是在 NMOS 和 PMOS 之间加隔离，比如 STI(0.25um 以下) 和 Field OX(0.35um 以上 )。但是，隔离深度总是有限的，电子或电洞总有办法绕过去。3. SOI。Silicon
6、 on Insulator,在 Si 的表面加一层 SiO2，使 well 或者 N+无法直接与 P-sub连接，这样电子或电洞就到不了下面。4. Retrograded well，倒阱，用高能离子注入将杂质打入阱底部，这种阱不像常规的阱表面浓度最高，阱底部浓度最低，而是正相反，所以叫做倒阱。这个概念极为重要！下面的浓度很大，那么电子或电洞到了基极以后，高浓深井可以有效的增加复合，就不想到集极去了，降低 bipolar 的放大系数，使没有 backbias 偏置的晶体管免于 latch-up。5. EPI wafer。这也是一个重要的概念，在 heavy doped substrate 上面，
7、加上一层轻微掺杂的 EPI layer，这就是 EPI wafer (即外延片，晶圆是 wafer，在 wafer 基础上做 EPI 工艺出来的 wafer 就是 EPI wafer)。当这层 EPI layer 够薄的时候，pnp 的载流子就不想去npn 了，而是跑到更舒服的 heavy doped substrate，因为 heavy doped 底材的浓度比Psub 的掺杂浓度高多了。如图 6 很明显，EPI layer 越薄越好，如图 7，3um 的 EPI layer，trigger current（引发 latch up 的电流) 最大,最不容易发生 latch up 但是不能太薄
8、，不然底材的离子就扩散到 EPI layer 里面，造成离子浓度改变。这是用 EPI wafer 的原因，EPI wafer 缺点只有一个：贵！外延(Epitaxy, 简称 Epi)工艺是指在单晶衬底上生长一层跟衬底具有相同晶格排列的单晶材料，外延层可以是同质外延层(Si/Si)，也可以是异质外延层(SiGe/Si 或 SiC/Si 等)；6. Guard ring。在 N和 P的旁边加一个 guard band，相当于保险，如图 8。大家看图9，应该会明白为什么 Guard ring 能防止 latch up，与 EPI 是类似的道理。7. Design rule。这个很简单，在 desig
9、n 的时候，会规定 P，N的距离，guard ring 离P，N的距离等等。最后一个问题是，这么多解决方法，到底用哪一个？答案还是很简单，只要你有钱，能一起用就一起用。latch up（闩锁反应） &nv8mCr np%p6?半导体技术天地Semiconductor Technology Worldl&yS!M#E!x*y我们无可逃避，只能坚强应对。首先来看一下 latch up 时拍到的照片 MnD$Z4R芯片,设计,版图,晶圆制造, 工艺,制程, 封装,测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA
10、,QA7BB rRbd)E放大后的照片 芯片, 设计, 版图,芯片制造,工艺,制程,封装, 测试,wafer,chip,ic,process,layout,package,FA,QAbZPu:z&A 红点部分就是发生 latch up 的位置，latch up 可谓芯片杀手，通过循环放大 最终将芯片烧毁。我不想告诉大家 latch up 有多可怕，但有一点是应该知道的 芯片,设计, 版图,芯片制造,工艺,制程, 封装,测试,wafer,chip,ic,process,layout,package,FA,QA$z )H N/m-K ky这种现象损害了芯片。 J2c图片附件: latch01.jp
11、g (2007-1-30 16:38, 11.73 K)图片附件: latch02.jpg (2007-1-30 16:38, 10.62 K)在 CMOS 制程里，这种情况就是由于 npn 或 pnp 结构形成的放大电路造成的。 所以要了解 latch up 现象，就必然首先了解放大电路是如何构成的，而最根本的就 芯片,设计, 版图,芯片制造,工艺,制程, 封装,测试,wafer,chip,ic,process,layout,package,FA,QA.HF+w?:S-G uZ w芯片,设计,版图,芯片制造, 工艺,制程, 封装,测试,wafer,chip,ic,process,layout
12、,package,FA,QA:e5Qd/W(a.V%M)c#t*oW归结到 npn 或 pnp 晶体管是如何工作的。了解晶体管的工作原理是研究 latch up 的重点。 L?.F9r lTe:10B 而解决这一问题的关键又在于了解放大电路是如何构成的，这是两个方面，以下着重讨论。 芯片,设计,版图,芯片制造, 工艺,制程, 封装,测试,wafer,chip,ic,process,layout,package,FA,QAo w#R8Qw dq0Q8GS一、晶体管的工作原理 t(? Kl;G半导体工艺中，由高纯度的本征半导体进行掺杂，从而形成不同的形态。如果掺杂 5 价原子因电子数大于空穴 4R
13、6 f F4hL数即称为 n 型半导体，若掺杂 3 价原子因电子数小于空穴数即称为 p 型半导体。空穴和电子都能搬运电荷，因而称载流子。 芯片,设计,版图, 晶圆制造,工艺,制程,封装,测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA!N#g*W d y将两种形态的半导体相邻结合到一起，由于彼此所含电子和空穴数浓度不同，因而相互扩散，由浓度高的向浓度低的地方移动，电子和空穴会在一定时间内相互结合而消失，以保持中性，这样形成一段没有载流子的空间，称为耗尽 5i层。耗尽层存在电位差，有电场的存在，称之为
14、内电场。在电场的作用下载流子发生定向移动，称之为漂移。扩散使电场增加，空间电荷范围加大，而漂移则在减弱空间电荷范围。这种将 pn 相邻结合到一起制成的晶体结构，称之为 pn 结。 OF pn 结在没有外力的情况下，处于热平衡状态，这种平衡状态是处于动态之中的，即扩散运动与漂移运行达成的平衡状态。 芯片,设计,版图, 芯片制造,工艺,制程,封装,测试,wafer,chip,ic,process,layout,package,FA,QA#gZ -Xipn 结的外加电压，如果 p 端的电位高于 n 端的电位，这样的外电电场削弱了内电场，有利于多数载流子的扩散，形成从 p 流向 n 的电流，称为正向偏
15、置，反之，载流子则几乎不发生移动，称为反向偏置。反向电压大于某一值时，会有导致 pn 结击穿，称为齐纳击穿或隧道击穿。另一种情况，是 pn 结两侧的杂质浓度过小，在高的反向电压作用下， -jMnk G +o引起价键的断裂，从而使电流成倍增加，称为电子雪崩现象或雪崩击穿。pn 结制作成元器件使用就是二极管。%SI D!i_3|5:gpn 结，p 区空穴向 n 区扩散，n 区电子向 p 区扩散，在相遇处复合。 p 区空穴扩散后留下负离子，而 n区电子扩散后留下正离子，形成由 n 指向 p 的内电场。正向偏置时， p 区不断提供复合留下的负离子，n区则复合留下的正离子，使得内电场范围缩小，扩散运动大于漂移运动，平衡状态发生破坏，因而有电流的产生。反向偏置，少数载流子的漂移处于优势，;x, i 但因少数载流子浓度太低，引起的反向电流远小于正向电流。所以问题关键在于扩散与漂移运动是否平衡。 图片附件: psbias.gif (2007-1-30 16:38, 2.26 K)1V&KB*yWXES N+G$Q半导体技术天地Semiconductor Technology WorldYA8+ca半导体三极管，存在两个 pn 结，了解半导体三极管的工作原理就是要了解这两个 pn 结的平衡状态，在发生什么变化。 这是三极管的符号，B(base)代表基电极，C(collector)代表集电极，E
