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1、1,概述 VHDL语言设计实体的基本结构 VHDL语言结构体的描述方式VHDL语言的库、程序包及配置VHDL语言的语言要素VHDL语言的描述语句VHDL结构体的三种描述方法,2,概 述,VHDL语言是一种在EDA设计中广泛流行的硬件描述语言，主要用于描述数字系统的结构、行为、功能和接口。 除了含有许多具有硬件特征的语句外，VHDL语言的句法、语言形式和描述风格十分类似于一般的计算机高级语言，是目前硬件描述语言中应用最为广泛的一种。,3,VHDL： VHSIC (Very High Speed Integrated Circuit) Hardware Description Language,什
2、么是VHDL？,4,VHDL语言简介,VHDL语言全称是“超高速集成电路硬件描述语言”，它诞生于1982年，由美国国防部于20世纪七、八十年代组织研制开发，其目的首先是用这种语言描述复杂电路，其次是希望这种语言能够成为一种标准语言。,1987年底，VHDL语言被电气和电子工程师协会IEEE和美国国防部确认为标准硬件描述语言，版本为IEEE-1076（简称87版）。此后在电子产业界被广泛地接受，并逐步取代了原有的非标准硬件描述语言（如CUPL、ABEL等）。,概 述,5,1993年，IEEE对VHDL进行了修订，增加了一些功能，并从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了VHDL
3、新的版本，编号为IEEE Std1076-1993（简称93版）。,1995年中国国家技术监督局组织编写并出版了CAD通用技术规范，推荐VHDL语言作为我国电子自动化硬件描述语言的国家标准。1996年，IEEE1076.3成为VHDL综合标准。,概 述,6,目前，VHDL已经成为一个数字电路和硬件系统描述、综合、优化和布线的IEEE工业标准，已得到众多EDA公司的支持，越来越多的硬件电路设计工具向VHDL标准靠拢，支持VHDL语言。在电子工程领域中，无论ASIC设计人员，还是系统设计人员，都需要学习VHDL语言来提高自己的工作效率。有专家认为，在未来的IT行业中，VHDL语言和Verilog
4、HDL语言将承担几乎全部的数字系统设计任务。,概 述,7,1、VHDL打破软、硬件的界限 传统的数字系统设计分为： 硬件设计（硬件设计人员） 软件设计（软件设计人员） VHDL是电子系统设计者和 EDA工具之间的界面。,EDA工具及 HDL的流行，使电子系统向集成化、大规模和高速度等方向发展。 美国硅谷约有80%的 ASIC和 FPGA/CPLD 已采用 HDL进行设计。,概 述,VHDL语言作用,8,2、VHDL与C、C+的比较： C、C+ 代替汇编等语言 VHDL 代替原理图、逻辑状态图等,3、VHDL与电原理图描述的比较： VHDL具有较强的抽象描述能力，可进行系统 行为级别的描述。描述
5、简洁，效率高。 VHDL描述与实现工艺无关。 电原理图描述需给出完整、具体的电路结构 图，不能进行抽象描述。描述繁杂，效率低。 电原理图描述与实现工艺有关。,概 述,9,VHDL语言作为一种标准的硬件描述语言，具有结构严谨、描述能力强的特点，支持从系统级到逻辑门级电路所有层次的设计，适合于复杂逻辑电路和系统的设计。,作为高级硬件描述语言，VHDL有如下特点：, 支持从系统级到逻辑门级电路的描述； 具有很强的硬件描述能力； 设计技术齐全、方法灵活、支持广泛； 对设计描述具有相对的独立性； 具有很强的移植能力； 易于共享和复用； 具有丰富的仿真语句和库函数；,VHDL语言特点,概 述,10,作为高
6、级硬件描述语言，VHDL有如下特点：, 设计结构清晰、易读易懂； 易实现系统的更新和升级； 数据类型丰富、安全性好。,概 述,11,如：一个可置数的16位计数器的电原理图：,概 述,12,用VHDL描述的可置数16位计数器：,13,VHDL： 具有较强的系统级抽象描述能力，适合行为级和 RTL级的描述。设计者可不必了解电路细节，所作工作较少，效率高。但对综合器的要求高，不易控制底层电路的生成。IEEE标准，支持广泛。,行为级,RTL级,门电路级,RTL: Register Translate Level,VHDL与其它硬件描述语言的比较,概 述,14,Verilog HDL ： 系统级抽象描述
7、能力比VHDL稍差；门级开关电路描述方面比 VHDL 强。适合 RTL级和门电路级的描述。设计者需要了解电路细节，所作工作较多。IEEE标准，支持广泛。,ABEL、PALASM、AHDL(Altera HDL)：,系统级抽象描述能力差，一般作门级 电路描述。要求设计者对电路细节有详细的了解。对综合器的性能要求低，易于控制电路资源。支持少。,概 述,15,VHDL主要用于描述数字系统的结构、行为、功能和接口。 VHDL将一个设计（元件、电路、系统）分为： 外部（可视部分、端口） 内部（不可视部分、内部功能、算法）,概 述,VHDL设计简述,16,外部与内部：,器件或子系统,ARCHITECTUR
8、E Process Process,ENTITY,SequentialProcess,Combinational Process,ports,ports,component,ports,ports,概 述,17,2选1选择器的VHDL描述：,概 述,18, VHDL语言由保留关键字组成； 一般，VHDL语言对字母大小写不敏感； 例外： 、“ ”所括的字符、字符串； 每条VHDL语句由一个分号（；）结束； VHDL语言对空格不敏感，增加可读性； 在“-”之后的是VHDL的注释语句； VHDL有以下描述风格： 行为描述； 数据流（寄存器传输RTL）描述； 结构化描述；,VHDL语言的一些基本特点：
9、,概 述,19,VHDL语言设计实体的基本结构,用VHDL语言设计的电路无论规模大小，都要使用一个完整的VHDL程序结构，这个完整的程序结构称为设计实体或实体。 设计实体是指能被VHDL语言综合器所接受，并能作为独立的设计单元，以元件的形式存在的VHDL语言程序。 所谓的元件，既可以被高层次的系统调用，成为系统的一部分，也可以作为一个电路的功能模块，独立存在和运行。,20,VHDL语言设计实体的组成,VHDL语言的设计实体都由实体说明(Entity)和结构体(Architecture)两个最基本的部分组成。 实体说明部分用来描述该模块或系统的接口信息，包括端口的数目、方向和类型，其作用相当于传
10、统设计方法中所使用的元件符号。 结构体部分则描述该模块的内部电路，对应于原理图、逻辑方程和模块的输入/输出特性。 一个设计实体可以包含一个或多个结构体，用于描述其的逻辑结构和逻辑功能。,VHDL语言设计实体的基本结构,21,1. VHDL设计实体的结构,一个完整的VHDL设计实体（设计文件），通常包括： 实体说明（Entity） 结构体（Architecture） 配置（Configuration） 库（Library）和程序包（Package）,VHDL语言设计实体的基本结构,22,VHDL程序结构,23,库 用于存放已编译的实体、结构体、包集合和配置,实体部分描述设计系统的外部接口信号（即
11、输入/输出信号）,结构体用于描述系统的内部电路,配置用于从库中选取所需元件安装到设计单元的实体中,包集合存放各设计模块能共享的数据类型、常数、子程序等,24,1. VHDL设计实体的结构,库、程序包,配置,设计实体,实体说明,结构体,进程或其他并行结构,基本结构：,VHDL语言设计实体的基本结构,25,2. 设计实体举例,【例】试用VHDL语言设计一个四选一数据选择器。,数据输入： D3 D2 D1 D0,数据输出： Y,选择控制： S1 S0,VHDL语言设计实体的基本结构,26,VHDL程序如下：,LIBRARY IEEE； -IEEE库 USE IEEE.STD_LOGIC_1164.A
12、LL； -程序包 USE IEEE.STD_LOGIC_ARITH.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY mux41 IS -定义实体名 PORT ( S1, S0: IN STD_LOGIC； -定义输入信号 D3, D2, D1, D0: IN STD_LOGIC； Y: OUT STD_LOGIC -定义输出信号 )； END mux41； ARCHITECTURE behaveior OF mux41 IS -定义结构体名 BEGIN -逻辑功能描述 Y=D0 WHEN S1=0 AND S0=0 ELSE D1 WHEN S1=0
13、AND S0=1 ELSE D2 WHEN S1=1 AND S0=0 ELSE D3； END behaveior；,库,程序包,实体说明,结构体,VHDL语言设计实体的基本结构,27,2. 设计实体举例,库：是用来存放已设计好的程序包、数据集合体、元件的仓库，供用户进行VHDL设计时调用。,程序包：用VHDL语言编写的共享文件，定义了将要使用的常数、数据类型、子程序和设计好的电路单元等。,实体说明：定义电路单元的输入、输出引脚信号。以标识符ENTITY开始，以END结束。,结构体：用来描述电路内部结构和逻辑功能。并以标识符ARCHITECTURE开头，以END结尾。,VHDL语言设计实体的
14、基本结构,28,VHDL语言的实体说明,实体说明是VHDL程序设计中最基本的组成部分，主要用来描述设计实体的外部接口信号，定义设计单元的输入、输出端口，是设计实体对外的一个通信界面，但它不描述设计的具体功能。,实体说明语句的格式如下：,ENTITY 实体名 IS GENERIC（类属表）； PORT（端口表）； END ENTITY 实体名；,实体说明语句类属说明语句端口说明语句结束语句,规则： 实体声明语句必须以“ENTITY 实体名 IS”开始，以“END ENTITY 实体名；”结束；, 实体名是设计者给设计实体的命名； 方括号内的语言描述可任选。,VHDL语言设计实体的基本结构,29,实体的一般格式为：ENTITY 实体名 IS类属参数说明；端口说明；END；,ENTITY、IS、END是VHDL的关键字（保留字）。 实体中的每一个I/O信号被称为端口，其功能对应于电路 图符号的一个引脚。端口说明则是对一个实体的一组端口的定义，即对基本设计实体与外部接口的描述。端口是设计实体和外部环境动态通信的通道。,
