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1、1湖 南 人 文 科 技 学 院课 程 设 计 报 告课程名称：VHDL 语言与 EDA 课程设计设计题目： 通用十进制加法器 系 别： 通信与控制工程系 专 业： 电子信息工程 班 级： 学生姓名: 学 号: 起止日期: 指导教师: 教研室主任： 1指导教师评语：指导教师签名： 年 月 日成绩项 目 权重1、设计过程中出勤、学习态度等方面 0.22、课程设计质量与答辩 0.53、设计报告书写及图纸规范程度 0.3成绩评定总 成 绩 教研室审核意见：教研室主任签字： 年 月 日教学系审核意见：主任签字： 年 月 日2摘 要随着科技的发展，通用十进制加法器的应用已广泛融入到现实生活中。EDA 技
2、术的应用引起电子产品及系统开发的革命性变革。本文采用 EDA 技术设计，并以 VHDL 语言为基础制作的通用十进制加法器。该系统借助于强大的 EDA 工具和硬件描述语言可实现两个一位以上的十进制数的加法，在输入两个十进制数之后，给出两个数的相加结果。本设计充分利用 VHDL“自顶向下”的设计优点以及层次化的设计概念，提高了设计的效率。设计主要步骤：首先利用 QUARTUS来编辑、编译、仿真各个模块；然后以原理图为顶层文件建立工程，再进行引脚锁定、编译、下载，最后采用杭州康芯电子有限公司生产的 GW48 系列/SOPC/EDA 实验开发系统，进行硬件测试。关键词：通用十进制加法器；EDA 技术；
3、VHDL 语言; QUARTUS1目 录设计要求 .11、方案论证与对比 .11.1 方案一 .11.2 方案二 .11.3 方案的对比与选择.22、设计原理 .23、通用十进制加法器的主要硬件模块 .33.1 4 位 BCD 码全加器模块 .33.2 八加法器的实现框图 .34、调试与操作 .44.1 通用十进制加法器的功能仿真 .44.2 模式选择与引脚锁定 .44.2.1 模式选择.44.2.2 引脚锁定.44.3 设备与器件明细表 .54.4 调试 .64.4.1 软件调试.64.4.2 硬件调试.65、总结与致谢 .75.1 总结与思考 .75.2 致谢 .7附录 .8附录一.8附录
4、二.10参考文献 .121通用十进制加法器设计要求1、用 VHDL 硬件描述语言设计 4 位的 BCD 码全加器；2、以 4 位 BCD 码全加器为模块设计两位十进制数的加法。1、方案论证与对比1.1 方案一方案一，通过 VHDL 语言设计一个 4 位的 BCD 码全加器，以其作为底层文件，然后建立一个顶层文件，调用这个底层文件设计出双 4 位的 BCD 码全加器，最后结果通过译码电路译为 7 段显示输出。方案一原理方框图如图 1 所示：4 位的BCD码全加器4 位的BCD码全加器显示结果译码器控制信号输入信号图 1 方案一结构方框图1.2 方案二方案二，采用原理图输入，先定制 LPM_ROM
5、 宏模块，然后再采用原理图输入的方法画出电路图。方案二原理方框图如图 2 所示：2定制 LPM_ROM 宏模块原理设计图译码器 显示结果图 2 方案二结构方框图1.3 方案的对比与选择方案一：采用 VHDL 语言输入，它具有多层次的设计描述功能，层层细化，最后可直接生成电路描述，移植性很强。而且采用 VHDL 语言输入设计不需要首先考虑选择完成设计的器件，就可以集中精力进行设计的优化。当设计描述完成后，可以用多种不同的器件结构来实现其功能。方案二：采用原理图输入，原理图输入的设计方法不能实现真实意义上的自顶向下的设计，并无法建立行为模型。而且不同的 EDA 软件中的图形处理工具对图形的设计规则
6、、存档格式和图形编译方式都不同，因此兼容性差。选择方案一的理由：方案一比较方案二具有综合设计优点。2、设计原理用 VHDL 进行设计,首先应该了解,VHDL 语言是一种全方位硬件描述语言,包括系统行为级,寄存器传输级和逻辑门级多个设计层次。应充分利用 VHDL“自顶向下”的设计优点以及层次化的设计概念,层次概念对于设计复杂的数字系统是非常有用的,它使得人们可以从简单的单元入手,逐渐构成庞大而复杂的系统。通用十进制加法器的功能为：输入两个十进制数，通过输入信号 BTN 相加得出十进制数结果，最后通过译码器来显示结果。3图 3 加法器原理图3、通用十进制加法器的主要硬件模块3.1 4位 BCD码全
7、加器模块C4A43.0B43.0BTNS43.0CO4add_finst图 3 4 位的 BCD 码全加器3.2 八加法器的实现框图4图 4 8 位加法器原理4、调试与操作4.1 通用十进制加法器的功能仿真图 5 时序仿真 1图 6 时序仿真 24.2 模式选择与引脚锁定4.2.1 模式选择根据程序，结合电路设计情况，最终选择了模式 3，以 CTRA,CTRA1,CTRB,CTRB1 为输入信号，每按一下输入信号 CTRA（CTRB） ，两位的十进制数的个位就加一，同理，按一下输入信号 CTRA1(CTRB1)，这个十进制数的十位加一；并通过控制信号 BTN 来得出结果，5最后译码显示出来。4
8、.2.2 引脚锁定表 1 引脚锁定表信号名 类型（输入/输出） 引脚号 说明BTN IN PIN_233 控制信号CTRA IN PIN_239 输入信号CTRA1 IN PIN_240 输入信号CTRB IN PIN_237 输入信号CTRB1 IN PIN_238 输入信号A40 OUT PIN_161 BUFFERA41 OUT PIN_162 BUFFERA42 OUT PIN_163 BUFFERA43 OUT PIN_164 BUFFERA140 OUT PIN_165 BUFFERA141 OUT PIN_166 BUFFERA142 OUT PIN_167 BUFFERA143
9、 OUT PIN_168 BUFFERB40 OUT PIN_137 BUFFERB41 OUT PIN_138 BUFFERB42 OUT PIN_139 BUFFERB43 OUT PIN_140 BUFFERB140 OUT PIN_141 BUFFERB141 OUT PIN_158 BUFFERB142 OUT PIN_159 BUFFERB143 OUT PIN_160 BUFFERS0 OUT PIN_13 输出信号S1 OUT PIN_14 输出信号S2 OUT PIN_15 输出信号S3 OUT PIN_16 输出信号S4 OUT PIN_17 输出信号S5 OUT PIN_
10、18 输出信号S6 OUT PIN_19 输出信号S7 OUT PIN_20 输出信号S8 OUT PIN_21 输出信号S9 OUT PIN_41 输出信号S10 OUT PIN_128 输出信号S11 OUT PIN_132 输出信号64.3 设备与器件明细表表 2 设备与器件明细表名称 型号/参数 数量SOPC/EDA 开发系统 GW48 系列 1 套微型计算机 联想 1 台Quartus II 开发软件 Quartus II 1 套4.4 调试4.4.1 软件调试本系统的软件系统很长，首先按照 QuartusII 设计流程，完成各项步骤，编好VHDL 程序。然后运行，查看是否有语法错误，当确认程序没有语法错误的前提下，开始建立波形编辑器文件，开始时序仿真，查看结果是否符合题目要求，若符合，则进行下一步的硬件调试，否则，重新检查程序，以及仿真设置等等，直到符合要求。软件调试采取的是自分断调试的方法，即单独调试好每一个模块,然
