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1、Q uartusQ Q Q编译常见错误和警告珠联璧合珠联璧合珠联璧合珠联璧合1编译常见错误和警告编译常见错误和警告编译常见错误和警告编译常见错误和警告Q uartusQ Q Q编译常见错误和警告珠联璧合珠联璧合珠联璧合珠联璧合2在QuartusI下进行编译和仿真的时候，会出现一堆warning，有的可以忽略，有的却需要注意。虽然按F1可以了解关于该警告的帮助，但有时候帮助解释的仍然不清楚，大家群策群力，把自己知道和了解的一些关于警告的问题都说出来讨论一下，免得后来的人走弯路。1.Foundclock-sensitivechangeduringactiveclockedgeattimeonreg
2、ister原因：vectorsourcefile中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。措施：编辑vectorsourcefile2.VerilogH DLH H H assignmentwarningat:truncatedvaluewithsizetomatchsizeoftarget(原因：在HDL设计中对目标的位数进行了设定，如:reg4:0a，而默认为32位，将位数裁定到合适的大小。措施：如果结果正确，无须加以修正，如果不想看到这个警告，可以改变设定的位数。3.Alreachableass
3、ignmentstodata_out(10)assign0,registerremovedbyoptimization原因：经过综合器优化后，输出端口已经不起作用了。4.Following9pinshavenothing,G ND,G G G orVCdrivingdatainport-changestothisconnectivitymaychangefitingresults.原因：第9脚，空或接地或接上了电源措施：有时候定义了输出端口，但输出端直接赋0，便会被接地，赋1接电源。如果你的设计中这些端口就是这样用的，那便可以不理会这些warning5.Foundpinsfunctioning
4、asundefinedclocksand/ormemoryenables原因：是你作为时钟的PIN没有约束信息。可以对相应的PIN做一下设定就行了。主要是指你的某些管脚在电路当中起到了时钟管脚的作用，比如flip-flop的clk管脚，而此管脚没有时钟约束，因此QuartusI把“clk”作为未定义的时钟。措施：如果clk不是时钟，可以加“notclock”的约束；如果是，可以在clockseting当中加入；在某些对时钟要求不很高的情况下，可以忽略此警告或在这里修改:Asignm entsTim nganalysissetings.Individualclocks.Q uartusQ Q Q
5、编译常见错误和警告珠联璧合珠联璧合珠联璧合珠联璧合3注意在Apliestonode中只用选择时钟引脚一项即可，requiredfm ax一般比所要求频率高5%即可，无须太紧或太松。6.TimingcharacteristicsofdeviceEPM570T144C5arepreliminary原因：因为MAXI是比較新的元件在QuartusI中的時序並不是正式版的，要等ServicePack措施：只影响Quartus的Waveform7.Warning:ClocklatencyanalysisforPLoffsetsissuportedforthecurentdevicefamily,buti
6、snotenabled措施：将seting中的tim ngRequirem nts& Option-More Tim ngSeting-seting-EnableClockLatency中的on改成OF8.Found clock hightime violationat14.8 ns onregister|counter|lpm_counter:count1_rtl_0|dfs1原因：违反了steup/hold时间，应该是后仿真，看看波形设置是否和时钟沿符合steup/hold时间措施：在中间加个寄存器可能可以解决问题9.warning:circuitmaynotoperate.detecte
7、d46non-operationalpathsclockedbyclockclk44withclockskewlargerthandatadelay原因：时钟抖动大于数据延时,当时钟很快，而if等类的层次过多就会出现这种问题,但这个问题多是在器件的最高频率中才会出现措施：seting-tim ngRequirem nts& Options-Default requiredfm ax改小一些，如改到50MHZ10.Designcontainsinputpin(s)thatdonotdrivelogic原因：输入引脚没有驱动逻辑(驱动其他引脚）,所有的输入引脚需要有输入逻辑措施：如果这种情况是故意
8、的,无须理会,如果非故意,输入逻辑驱动.1.Warning：Foundclockhightimeviolationat8.9nsonnodeTEST3.CLK K K K原因：F中输入的PLS的保持时间过短Q uartusQ Q Q编译常见错误和警告珠联璧合珠联璧合珠联璧合珠联璧合4措施：在F中设置较高的时钟频率12.Warning:Found10node(s)inclockpathswhichmaybeactingasripleand/orgatedclocks-node(s)analyzedasbufer(s)resultinginclockskew原因：如果你用的CPLD只有一组全局时钟
9、时，用全局时钟分频产生的另一个时钟在布线中当作信号处理，不能保证低的时钟歪斜(SKEW)。会造成在这个时钟上工作的时序电路不可靠，甚至每次布线产生的问题都不一样。措施：如果用有两组以上全局时钟的芯片，可以把第二个全局时钟作为另一个时钟用，可以解决这个问题。FPGA13.CriticalWarning:Timingrequirementswerenotmet.SeReportwindowfordetails.原因：时序要求未满足，措施：双击Com pilationReport-Tim eAnalyzer-红色部分（如clocksetup:clk等）-左键单击listpath，查看fm ax的SL
10、ACKREPORT再根据提示解决，有可能是程序的算法问题或fm ax设置问题。14.Warning:Cantfindsignalinvectorsourcefileforinputpin|whole|clk10m原因：这个时因为你的波形仿真文件（vectorsourcefile）中并没有把所有的输入信号(inputpin)加进去，对于每一个输入都需要有激励源的15.Cantachieveminimumsetupandholdrequirementalongpath(s).SeReportwindowfordetails.原因：时序分析发现一定数量的路径违背了最小的建立和保持时间，与时钟歪斜有关
11、，一般是由于多时钟引起的。措施：利用Com pilationReport-Tim eAnalyzer-红色部分（如clockhold:clk等），在slack中观察是holdtim e为负值还是setuptim e为负值，然后在：Asignm ent-Asignm entEditor-To中增加时钟名(from nodefinder)，Asignm entNam e中增加和多时钟有关的Multicycle和MulticycleHold选项，如holdtim e为负，可使Multicyclehold的值m ulticycle,如设为2和1。16:Cantanalyzefile-fileE:/qu
12、artusi*.vismising原因：试图编译一个不存在的文件，该文件可能被改名或者删除了措施：不管他，没什么影响Q uartusQ Q Q编译常见错误和警告珠联璧合珠联璧合珠联璧合珠联璧合517.Warning:Cantfindsignalinvectorsourcefileforinputpin|whole|clk10m原因：因为你的波形仿真文件（vectorsourcefile）中并没有把所有的输入信号(inputpin)加进去，对于每一个输入都需要有激励源的18.Eror:Cantnamelogicscfifo0ofinstanceinst-hassamenameascurentde
13、signfile原因：模块的名字和project的名字重名了措施：把两个名字之一改一下，一般改模块的名字19.Warning:Usingdesignfilelpm_fifo0.v,whichisnotspecifiedasadesignfileforthecurentproject,butcontainsdefinitionsfor1designunitsand1entitiesinprojectInfo:Foundentity1:lpm_fifo0.原因：模块不是在本项目生成的，而是直接copy了别的项目的原理图和源程序而生成的，而不是用QUARTUS将文件添加进本项目措施：无须理会，不影响
14、使用20.Timingcharacteristicsofdevicearepreliminary原因：目前版本的QuartusI只对该器件提供初步的时序特征分析措施：如果坚持用目前的器件，无须理会该警告。关于进一步的时序特征分析会在后续版本的Quartus得到完善。21.TimingAnalysisdoesnotsuporttheanalysisoflatchesassynchronouselementsforthecurentlyselecteddevicefamily.原因：用analyze_latches_as_synchronous_elem ntsseting可以让QuarutsI来分析同步锁存，但目前的器件不支持这个特性措施：无须理会。时序分析可能将锁存器分析成回路。但并不一定分析正确。其后果可能会导致显示提醒用户：改变设计来消除锁存器22.Warning:Foundxoutputpinswithoutoutputpinloadcapacitanceassignment.原因：没有给输出管教指定负载电容措施：该功能用于估算TCO和功耗，可以不理会，也可以在Asignm entEditor中为相应的输出管脚指定负载电容，以消除警告。Q uartusQ Q Q编译常见错误和警告
