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1、PR :1。 不通过ECO的方式，后端工具可以直接在P&R的过程中添加Physical only的CELL吗？比如CORNER cell, Filler cell. 在输出的网表里会有这些CELL的信息吗？可以，create_cell2。 Tie High/Tie Low CELL的作用是什么？电压钳位单元，因为数字电路某些信号端口或者闲置的信号端口需要钳位在固定逻辑电平上，这样通过tie high与vdd相连或者tie low 与vss相连，使其维持于固定电位上。3。 Floorplan时，摆放IP要注意哪些问题？ 4。 PG ring/PG strape的用途是什么？如何规划？PGring
2、是指为了均匀供电，包围在标准单元周围的环形金属，是供电IO单元和标准单元连接电源环的桥梁。供电IO单元通过金属连接电源环，标准单元通过followpins连接到电源。电源环主要三个参数来规划：电源环的宽度w，电源环的间距d和电源环的对数n，间距d根据厂家给出的最小的间距决定，一般为其两倍左右。电源条线PG strape,芯片内部纵横的电源线路5。 High fanout的优化是在PR的什么步骤中完成的？为什么要处理high fanout?CTS 可能产生timing的问题和congestionPlace reset 信号 buffer等6。 IR DROP过大，有哪些方法可以解决？为了减少 I
3、R Drop，主要是减少电源网络的电阻，实际设计中的的主要方法就是 Power Grid，即网格状的横的和竖的金属层(Power Strap)。这些 Power Grid 同样也同 Power Ring 相连，从而减少了整个电源网络的电阻。问题是，这个 Power Grid的密度和Power Strap的宽度该如何确定。就密度而言，自然是够用即可，从而节省布线资源。就宽度而言，考虑的主要是电流密度的影响。电流密度过大会导致金属层失效。减少电流密度的方法是加宽金属。7。 可以用什么方法在PR早期避免绕线拥塞的问题？congestion说明走线太多，要把那一块的cell推开一些； 避免使用端口太多
4、（6个）太密的组合逻辑单元； 不要把单元放在M2的power mesh下； macro边上不要放单元； 使用congestion driven的place和opt； 遇到十分严重的congestion时，减小global route可以使用的资源，比如在encounter里面可以让trail route在若干条走线后，空出一根走线。8。 lib文件中都有哪些内容？The Liberty (.lib) files are ASCII-format files that fully describe the cell logic, timing, and power characteristics
5、 of the leaf-level logic cells.9。 SDC文件中一般定义些什么？写出相关的命令。每个时钟信号的定义，每个IO端口的输入输出延迟。set_clock_latency set_clock_uncertainty set_clock_transition10。 为什么要做CTS？时钟信号时芯片数据传输的基准，对于同步数字系统的功能、性能和稳定性起决定性作用，用时钟网络来驱动电路所有的时序单元，时钟网络信号通常是扇出最大、运行距离最长、运行速度最高的信号。做CTS就是为了保证每个信号都在时钟控制下有序的传递。11。 加CAP FILLER的目的是什么？Cap有endca
6、p和decap两种，不知道这个是问的那个，如果是endcap，是填充拐角处IO单元的空隙，使他们形成电源和地的环状网络。但有时endcap可以为其提供一个去耦作用就是decap，？12. ANTENNA 一般的解决方法有哪些？Plasma刻蚀工艺和离子注入过程中，在栅极积累大量的电荷，可能会放电击穿栅极。一般解决是连通二极管或者跳转到上一层金属连通栅极。13. Pin和 port有什么区别？Pad：端口的物理名称，包括一些IO的物理模块，比如引脚，三态控制单元及三态电路等Port：端口，不见的是器件的最外层，可以是内部模块的端口Pin：一般指具体器件的最外部引脚，一般跟位置联系较大，比如A20
7、位置等等 pin 是单个的. 如一个IC有32pin,那么就是32个引脚.port并非单个引脚. 如: USB port,那是4或5个引脚. 再来8bit的单片机,port A那是有8个引脚14Operating_condition 指的是什么？在pre_cts之前，bc、wc或者ocv，MCMM会使用进行时序分析。是不是还有PVT？The operating conditions of a design include the process, voltage, and temperatureparameters under which the chip is intended to ope
8、rateug p103页15 BC_WC 和 OCV 这两种时序分析类型有什么不同？Best case和worst case 分别指的是最佳和最差的情况，为CMOS中的NMOS/PMOS工作的PTV工艺角的条件，OCV，片上误差，指在同一芯片下由于制造工艺的原因引起的偏差，表现为到两个FF的时钟路径，本应该完全相同，却出现差异bc-wc应该和MCMM放在一起讨论，作为90nm以前工艺，由于工艺的线性特征比较好，可以只看两个corner，其实是个省事但不严谨的做法，现在到90nm以下，没办法了，各个corner的setup/hold 都可能有问题，很难说看了那个另外几个可以不看的情况，所以就只能
9、MCMM咯，所以MCMM也不是什么新技术，只是回归正道而已。至于OCV，其实我一直觉得是一个霸道的设置，直接用设derate value的方式来假定每一条path都会出现片上偏差，其实是很悲观的。造成片上偏差，大概几个原因：工艺偏差（这个很难准确估计），电压偏差（就是ir-drop），噪声偏差（就是SI）。目前的流程SI分析已经用得很广了，其实把IR-drop对timing造成的影响做反标的技术也成熟，不过好像用得不多，再就是所谓的Area-based的OCV，不过好像用得也很少。不过传统OCV的做法太悲观，估计会慢慢被新的分析方法代替。结果是不一样的，slew选择不同，bc_wc模式下，se
10、tup用max slew，hold用min slewocv模式下，setup的launch path用 max slew，capture用min slew，hold反之除了slew选择不同外，不知道是否其他的还有不同？derating和OCV没有必然联系，完全是两个概念bc_wc模式下也可以deratighttp:/ SPEF文件中的内容是什么？标准寄生交换格式，用于寄生参数提取。包括RC提取结果（SPF），以及电感L和转换时间slew.17 GDS 文件的内容是什么？标准版图描述语言，用二进制的格式记录版图的几何图形、拓扑关系、结构层级及信息。18 什么是Internal power / s
11、hort power/ leakage power/ switch power ?Internal power：在动态功耗中，当NMOS和PMOS都处于开启状态时，造成短路电流，引起内部功耗，以及由于对内部电容的充放电效应引起的功耗。Short power: CMOS短路电流引起的功耗Leakage power：泄露电流引起的功耗，静态功耗，在此时电路处于开启状态，但整个电路没有逻辑电平的变化产生。Switch power：输出端门电路上电容的充放电引起的功耗。19 在做Memory Compilier的时候，如何决定ring的宽度？20 Inline IO 和 Stagger IO有什么区别
12、？前者是平行排列的IO（IO数目不受core面积制约） ，环绕chip core的只有一圈；后者是锯齿交错排列的IO（IO数目较多而core面积有限） ，环绕chip core的有两圈。stagger和in-line是封装的两种形式，通常in-line只是一排排列，这样对于core-limit的design, 可以节省面积，stagger也可以用于一排排列的封装，但多数用于pad-limit的design，这样pad交替排成两排，可以节省IO的面积，从而使core面积也小些pad文档，stagger用于pad limit，pad 太多的情况inline用于 core limit， pad少，c
13、ore大总体都是为了减小chip size这个问题很基本啊。stagger 和liner 的区别你可以关注pad位置，到底是交叠还是线性都看pad的排列。两者的使用区别主要是看是内核限制面积 还是io限制面积，至于电路，你放心，都是一样的。不过stagger 的宽（wide）一般是liner 的宽的一半，长一般是liner的两倍，而且 stagger的io单元layout单独打开不包含 pad，它的pad有两种，一种是long，一种是short 。21 解释什么是latch-up.在CMOS中，由于存在着npn和pnp的双极性晶体管，又由于阱区和衬底寄生电阻的存在而形成一个正反馈放大回路，其两
14、个晶体管的电流增益乘积大于1，预防是增加well tap 和保护环。22 解释什么是 ESD。Electro static discharge.静电释放。静电荷的存在而在晶体管上可能引起的放电现象。不同静电位的物体由于直接接触或者静电感应而引起的静电荷的移动。 23解释什么是 setup time/hold time/ recovery/removal timing check。Setup time：在clk的上升沿到来之前，数据必须保持稳定的最短时间，若不满足，则数据就无法敲进寄存器。Hold time:在clk的上升沿到来之后，数据必须稳定的最短时间，recovery/removal ti
15、ming check：Does Timing Analyzer perform any Recovery or Removal Checks in addition to Set up and Hold Checks?SolutionThe support of recovery and removal analysis has been included in the 9.1i and newer Timing Analyzer software.Removal Timing Check: A removal timing check ensures that there is adequa
16、te time between an active clock edge and the release of an asynchronous control signal. The check ensures that the active clock edge has no effect because the asynchronous control signal remains active until removal time after the active clock edge. In other words, the asynchronous control signal is released (becomes inactive) well after
