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1、DSP综合课程设计2FSK调制/解调的实现系 别： 电 计 系组 号：姓 名： 学 号： 200820105130指导老师： 日 期： 2011 年 11 月 18 日 - 1 -一、目的和意义1、地位和作用：DSP在当今信息化时代的作用越来越显著，掌握 DSP软，硬件的使用及注意事项，对当代信息相关专业的大学生非常必要，同时对 DSP的进一步掌握与发展也有利于我国经济及国防的发展。2、目的和任务：在对 DSP硬件结构的初步了解的基础上设计并实现 2FSK调制的电路原理图及 PCB板图。二、内容与要求绘制具备AD功能的DSP最小系统电路图，设计基于DSP的2FSK调制解调程序。设计2FSK调制
2、解调的DSP程序，并给出相应的仿真结果。1.了解和熟悉DSP综合试验箱的结构原理和设置；存储器、逻辑控制等模块的原 理和配置。 2.开发工具 熟悉DSP开发系统的连接；进一步熟悉CCS2.2开发环境的使用方法。 3.DSP结构 进一步熟悉DSP的硬件构造，特别是DSP外围存储单元及接口电路的设计。 4.DSP最小系统设计绘制DSP最小系统电路图：外围存储器及ADC电路的设计。 5.2FSK调制及解调 理解2FSK调制及解调的原理，设计2FSK调制及解调的方案，给出具体的实现思路。 6.FIR滤波器计算FIR实现所需的参数。 7.FIR滤波器实现 编写FIR滤波器实现的DSP程序。 8.2FSK
3、调制及解调实现给出2FSK调制及解调实现流程图，编写相关DSP实现程序。 9.仿真验证2FSK调制及解调的DSP程序，给出相应的仿真结果。三、原 理（一） ，2FSK 调制算法原理 ： - 2 -2FSK 调制采用查表法，可以实现较好的实时性，特别适用于通信载波的生成。在 DSP 的程序存储空间,使用 Q15 定点数格式在0,2上以 2/N 的相位间隔固化 N 点正弦值，以供查表，在此取 N=12。这样对于 F0和 F1的取样间隔分别为：（1） ”时发 送 数 据 “时发 送 数 据 1,219/32/ 06sNi使用 DSP 定时器 T0，用来实现对数据解调 DAC 输出速率的控制。这样，如
4、要实现 12Kbps 的数据传输速率，需要将 DSP 定时器 T0 的溢出率设置为 192KHz。（二） ，2FSK 解调算法原理：FSK 解调有相干解调和非相干解调 3,4，相干解调对通信设备要求较高，一般数字调频系统都采用非相干解调 5。在此，采用实时性较高的 2FSK 信号差分检波解调算法 6。算法的基本思想是已调信号和它的 /2 的延时信号相乘，然后经过低通滤波，根据滤波结果的符号判断发送信号的值，从而实现信号的解调。算法原理图如下图所示。放 大延 时 k 个采 样 点低 通 滤 波h ( n )输 入S ( n )输 出S ( n - k )判 决V ( n )X ( n ) Y (
5、 n )U ( n )图 1信号采样值 S(n)经延时器延迟 k 个采样点得到 S(nk)。k 要小于每个二进制码元周期内的采样点数，使得 S(n)和 S(nk)是属于同一个二进制码元的采样值。S(n)和 S(nk)相乘后的输出样值：（2）)24cos()2cos()(sini) FkTFkTA sAnSV 前面一部分是仅与 k 有关的常数。后面一部分是与 n 有关的高频分量，可通过对称系数低通滤波器h(n)来滤除。低通滤波器 h(n)的截止频率设为 12KHz，对称系数经 Matlab 计算求得：h0=0.00018497，h1=0.26316 ，h2=0.19272 ，h3= 0.2207
6、9，通过该低通滤波器后得到： ”发 送 数 据 “发 送 数 据 1),12cos( 0,0)2cos()( skTFAFkTAnU（3）k 的选择是设计解调器的关键，应使差值： （4）)12cos()02cos()( kTFkTkd最大，以利于正确区分两种频率，降低判决的误码率。根据实际的测试得到，当 k=2 时，可以得到较好的区分度。经过低通滤波后的数据 U(n)经过判决算法后，可以得到最终所要的解调数据 Y(n)。系统 12 个采样数据表示一个码元，当判决算法连续判决 12 个采样数据（一个码元包含的采样点）满足预设阈值之后，确定一个码元的状态。假设如下判决算法中用都得变量：LPFOUT
7、滤波器输出，DATA_THD幅度判决的阈值，DEC_DATA_CURR当前采样点判决值，DEC_DATA_BE前一次采样点判决值，DEC_NUM判决用计数器，DEC_NUM_X周期计数器。判决算法流程图如下图所示： - 3 -L P F O U T 0 ?L P F O U T 滤 波 器 输 出D A T A _ T H D 幅 度 判 决 的 阈 值D E C _ D A T A _ C U R R 当 前 采 样 点 判 决 值D E C _ D A T A _ B E 前 一 次 采 样 点 判 决 值D E C _ N U M 判 决 用 计 数 器D E C _ N U M _ X
8、 周 期 计 数 器D E C _ D A T A _ C U R R =0D E C _ D A T A _ C U R R =1D E C _ N U M + +D E C _ D A T A _ C U R R = = D E C _D A T A _ B E存 储D E C _ D A T A _ C U R RD E C _ N U M _ X = 0D E C _ N U M _ D O N E = 1D E C _ N U M = 2D E C _ N U M _ X + +D E C _ N U M _ X = = 1 0 ?D E C _ N U M = 0D E C _ N
9、 U M _ D O N E = 0YNYNYNYD E C _ N U M = 1NYNYD E C _ D A T A _ B E = D EC _ D A T A _ C U R RD E C _ N U M _ D O N E = = 1Y| L P F O U T | -D A T A _ T H D 0 ?N返 回S ( n )图 2四、系统实现1、系统结构 - 4 -E P M 5 7 0T 1 4 4 C 5F l a s hS R A MT M S 3 2 0V C 5 4 1 6T L C 5 5 1 0T L C 7 5 2 4A D F 4 3 6 0 -8A D 8
10、3 5A D 8 3 5声 表滤 波 器声 表滤 波 器放 大 器放 大 器双 工 器 天 线音 频 接 口T L V 3 2 0 A IC 2 3U A R T 转 换 接 口A D 8 3 4 3A D 8 3 4 3A D F 4 3 6 0 -7信号源9 7 . 2 M H z 5 5 0 M H z2、电路图设计原理图一：D0 21D1 2D2 23D3 25D4 26D5 27D6 28D7 29A020 A119 A218A317 A416 A515A614 A713 A83A92 A1031 A11A1212 A134 A145A151 A1610 A176A189 VS24V
11、D8CE 30WE 7OE 32U8ST39VF040D0 7D1 8D2 9D3 10D4 13D5 14D6 15D7 16D8 29D9 30D10 31D1 32D12 35D13 36D14 37D15 38A04 A143 A242A327 A426 A525A624 A721 A820A919 A1018 A15A124 A133 A142A151VS12VS34LB39UB40VC1VC3CE6 WE17 OE41U9ISI61LV6416D0 7D1 8D2 9D3 10D4 13D5 14D6 15D7 16D8 29D9 30D10 31D1 32D12 35D13 36
12、D14 37D15 38A01 A12 A23A34 A45 A518A619 A720 A821A92 A1023 A124A1225 A1326 A1427A1542 A1643 A174CE6 WE17 OE41VC1VC3VS12VS34LB39UB40U7ISI61LV256C520.1uFGND3.3GND3.3 C530.1uFGND GND GNDD0.15A0.14EX A15.18PROG_CEFLASH_CEDRAM_WEDRAM_RDC510.1uFGND3.3D15D14D13D12D1D10D9D8D7D6D5D4D3D2D1D0A0A1A2A3A4A5A6A7A8
13、A9A10A1A12A13A14DATA_CEDRAM_WEDRAM_RDDATA_CE DATA_CEDRAM_WEDRAM_RDD15D14D13D12D1D10D9D8D7D6D5D4D3D2D1D0A0A1A2A3A4A5A6A7A8A9A10A1A12A13A14DSP_A15PROG_CEDRAM_WEDRAM_RDD0D1D2D3D4D5D6D7DRAM_WEDRAM_DFLASH_CEA0A1A2A3A4A5A6A7A8A9A10A1A12A13A14EX_A15EX_A16EX_A17EX_A18DSP_A15 DSP_A15D0.15A0.14EX_A15.18原理图二：O
14、E 1DGND 2D1 3D2 4D3 5D4 6D5 7D6 8D7 9D8 10VDD 1CLK12VDD 13VDA14 VDA15REFTS16 REFT17VDA18AN_IN19AGND20 AGND21 REFBS2REFB23DGND 24U1TLC51012P1Header 2 GNDGND5VC70.1uFC80.1uFC60.1uFGND5VVR110KGND 5VC40.1uFC34.7uFGNDAD_CLKAD_CLKAD_CSDA_CSAD_CLKAD_CSDA_CSR410KR510KR610KR710KR810KR1010KR110KR1210KGND5VAD_
15、D1AD_D2AD_D3AD_D4AD_D5AD_D6AD_D7AD_D8AD_D1.8 AD_D1.8DA_D0.7OUT1 1OUT2 2GND 3DB74 DB65 DB56DB47 DB38 DB29DB110 DB01 CS 12WR 13VD 14REF 15RFB 16U2TLC7524DA_D0.7DA_D0DA_DDA_D2DA_D3DA_D4DA_D5DA_D6DA_D723814+- V+V- N1ATL082GND5VC50.1uFGNDDA_CSC20.1uF+15V GNDC10.1uF-15V GNDR310KR9RES2GND+15V-15VR220KR120K
16、5V12P2Header 2GND65874+- V+V-N1BTL082原理图三： - 5 -D0 9D1 10D2 101D3 102D4 103D5 104D6 13D7 14D8 15D9 16D10 17D1 18D12 19D13 121D14 12D15 123A0 131A1 132A2 13A3 134A4 136A5 137A6 138A7 139A8 140A9 141A10 5A1 7A12 8A13 9A14 10A15 1A16 105A17 107A18 108HD058 HD169 HD281HD395 HD4120 HD5124HD6135 HD76HDS2129 HDS112
