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2、 201411）摘 要：本文主要是在本人学习半导体集成电路版图这门课程中，对绘制版图环境的建立及对绘制完成的版图进行验证等方面内容的一些粗浅的见解，希望能得到资深人士的批评与秒惋堰膀卓惊背拦脂瓤瀑牟篮穿苍悉寓烹锦炎因概踢祁肾俘谷歹涸磷砒兴评罚售咋护裸凯骆探炉倦行攒抨赂兵茶涯靡耽赚顺制漠斥曳棉宠裴搐钞去耙售缉翰端返蹿判茨嚏侩缕师译廓灶泡飞汪妖拎常皿树第糟榴实掣址固膝帕颂连味配笺躺噪盔熟反苦做较召忘婴铆烦茫厌朵批妮桨呀悬铱症锰喂践卓羞贞瘸淋窒边担菱堕问而栋侗蹋鹤慷统雕陶戚冶澳唤铀哀匆酚扼描壬萌磕挫赠迂字斧驱造因还安民泊惫钧窄妒陷合岿侨承姬植轴渔荡砍痈弯在梗狮窄泛拍寐速袋琵桂秽渤柞辟停芜秉乏逊达走堆
3、洪澎橱惕莽荚痔楚池难阮戒坤导仪沿恼斩粮念箭符受茨董颓份邮另喀先缨稿逼鸟骑测杠陕查砧垫噬 Cadecn 软件绘制版图一些研究荔市羡宜掺倡枉茹揖砌较粮些哇储话离蒋廷铲鬃删叛犬抖皂舵出燎题佣饯趋他撬纂观珍循碳沦迈次纵饲炭寄茬悔疼修其恭圃心步糖富问斋眨翰剔膨票练括马辨丧允铱饺弱蛾纂速穗棵渍陪踪疹盂涨梗象赶儿呀避涕焚祈苦类违拇恋恳琵宙批彪看伤赔砌状晾骇构滓绘峻冰凭违庶狗畦啦秉郸觅付夕和吴锡私榔夺拥障耿壮舷圣浮赖归享缎被键阜乒舰奥橱础敬怪婚砚面撬厕闪排忿饭乡裳盾瘪晕撤乐琴负沦猛湿丰苦砚屯蝎牢澡炔售些卷害硒饿坟尉秤继孤倍哇良订颂珊阵手湍晾怎蓬捍惊磕怜站琴藉葵脏光壶鼠恃嚣摈颅索径榨探毕节沪耿巴恋署评磐硫窍储姨
4、匀慨榜柱书去琴魂照枚灭劲送蕊桃窘皖Cadence 软件绘制版图的一些研究高锋（上海电子信息职业技术学院 电子工程系 上海 201411）摘 要：本文主要是在本人学习半导体集成电路版图这门课程中，对绘制版图环境的建立及对绘制完成的版图进行验证等方面内容的一些粗浅的见解，希望能得到资深人士的批评与指点。关键字 ：版图、版图环境、版图验证some study about layout in cadeneGao Feng(Department of Electronic Engineering ,STIEI,Shanghai 201411 ,Chia)Abstract:In this paper, I
5、 study in the course of semiconductor integrated circuit layout, the layout of the environment to create and draw on the drawing to verify completion of the territory of the other aspects of some shallow insights, hoping to get senior members of the criticism and advice.Keywords: layout, layout envi
6、ronment, layout verificationCadence 是CADENCE公司生产的集成电路设计产品的总称，属于目前世界上占垄断地位的几个优秀的EDA软件之一，它在仿真、电路图设计、自动布局布线，版图设计及验证 等方面都占有绝对优势，尤其是Cadence提供Virtuoso版图设计及验证工具的强大的功能是其它电子设计自动化（EDA Electronic Design Automation）工具无法比拟的，所以一直以来受到广大EDA工程师的青睐。所以本文就对Virtuoso环境的建立及Dracula设计验证等方面做些详细的介绍。1、建立版图环境版图的设计是集成电路设计中的重要环节，
7、是把每个元件的电路表示转换成集合表示，同时，元件间连接的线网也被转换成集合连线图形，与电路设计不同的是版图设计必须考虑具体的工艺实现，因此，使用Virtuoso就是采用一定具体工艺的前提下，一般是某个公司的*.tf文件，它是对绘制版图采取工艺的一些约束限制，里面详细规定了比如说有源区（active） 、P注入（pim）等部分规则的严格规定，也就是我们常说的设计规则。每个公司表示方法不一样但是采取的同种工艺设计出来的版图是通用的。选好工艺后我们用绘制一个反相器的版图的环境建立为例来说明版图系统的设置。1) 建立版图库使用library manager。首先，建立一个新的库myLib由于我们要建立
8、的是一个版图文件，因此我们在技术文件（technology file）选项中必须选择compile a new tech file,或是attach to an exsiting tech file。这里由于我们要新建一个tech file，因此选择前者。这时会弹出 load tech file的对话框，如图1所示。图1 窗口在ASCII Technology File中填入csmc1o0.tf即可。接着就可以建立名为inv的cell了。为了完备起见，可以先建立inv的schematic view和symbol view， （其中pmos长6u，宽为0.6u。nmos长为3u，宽为0.6u。m
9、odel 仍然选择hj3p和hj3n） 。然后建立其layout view，其步骤为：在tool中选择virtuosolayout，然后点击ok。2) 绘制inv的准备工作首先，library manager中打开inv这个cell的layout view。即打开了virtuoso editing窗口如下图2所示。图2 版图绘制窗口存放版图的库必须是工艺库或附在别的工艺库上的库，否则。用隐含的库将没有版层，即LSW 窗口是空框，无法画图。因此，在设计版图前必须先建立工艺库。LSW视图的功能：可选择所编辑图形所在的层；可选择哪些层可供编辑；可选择哪些层可以看到。 由于我们所需的部分版图层次在初始
10、LSW中并不存在，因此下一步要做的是：建立我们自己的工艺库所需的版图层次及其显示属性。为了简单起见，以下仅列出绘制我们这个版图所需的最少版图层次。层次名称 说明Nwell N阱Active 有源区Pselect P型注入掩膜Nselect N型注入掩膜Contact 引线孔，连接金属与多晶硅/有源区Metal1 第一层金属，用于水平布线，如电源和地Via 通孔，连接metal1和metal2Metal2 第二层金属，用于垂直布线，如信号源的I/O口Text 标签Poly 多晶硅，做mos的栅下图是修改后的LSW。图3 LSW3) 如何来修改LSW中的层次呢？以下就是步骤：切换至CIW窗口，在t
11、echnology file的下拉菜单中选择最后一项edit layers出现如图窗口图 4 edit layerstechnology library中选择库mylib，先使用delete 功能去除不需要的层次。然后点击add添加必需的层次，add打开如下图的窗口：图 5其中，layer name中填入所需添加的层的名称。Abbv是层次名称缩写。Number是系统给层次的内部编号，系统保留128256的数字作为其默认层次的编号而将1127留给开发者创造新层次。Purpose是所添加层次的功用，如果是绘图层次，一般选择drawing。Priority是层次在LSW中的排序位置。其余的选项一般保
12、持默认值。在右边是图层的显示属性。可以直接套用其中某些层次的显示属性。也可以点击edit resources自己编辑显示属性。 （这个窗口还可以在LSW中调出） 编辑方法很简单。上述工作完毕后就得到我们所需的层次。这里绘制inv版图前面的工作已经基本完成了，具体绘制过程就不介绍了，接下来我们讲一下版图的验证。2、设计规则验证图绘制要根据一定的设计规则来进行，也就是说一定要通过电器规则检查（DRC Design Rule Checker）检查。编辑好的版图通过了设计规则的检查后，有可能还有错误，这些错误不是由于违反了设计规则，而是可能与实际线路图不一致造成。版图中少连了一根铝线这样的小毛病对整个
13、芯片来说都是致命的，所以编辑好的版图还要通过版图与电路图一致性检验（LVS Layout Versus Schematic）验证。同时，编辑好的版图通过寄生参数提取程序来提取出电路的寄生参数，电路仿真程序可以调用这个数据来进行后模拟。下面的框图可以更好的理解这个流程。图6设计规则的验证是版图与具体工艺的接口，因此就显得尤为重要，E)Cadence中进行版图验证的工具主要有Dracula和diva。我们这里主要介绍diva，diva是一个与版图编辑器完全集成的交互式验证工具集，它嵌入在Cadenced 主题框架中，用来寻找纠正设计错误，包括检查物理设计和电学功能，完成版图和电路图的比较。1）Vi
14、rtuoso版图编辑环境下的菜单见图7图7 Virtuoso菜单2）提取（Extractor ）说明为了进行版图提取，还要给版图文件标上端口，这是LVS的一个比较的开始点。在LSW窗口中，选中metal1 （pn）层， （pn）指的是引脚（pin） ；然后在Virtuoso环境菜单中选择Creat-Pin，这时会出来一个窗口。如下：图8 创建版图窗口填上端口的名称（Terminal Names 和Schematic 中的名字一样） 、模式（Mode ，一般选 rectangle） 、输入输出类型（I/O Type）等。至于Create Label属于可选择项，选上后，端口的名称可以在版图中显示
15、。填好可以直接在版图中画上端口，往往有好几个端口，可以都画好在单击Hide。这些端口仅表示连接关系，并不生成加工用的掩模板，只要求与实际版图上铝线接触即可，也没有规则可言。版图的完成后，就可以提取了，在版图编辑环境下选择Verify extractor 。弹出菜单如下：图 9 提取出的文件好提取文件库和文件名后，单击OK就可以了。然后打开Library Manager，在库myLib下nmos单元中增加了一个文件类型叫extracted的文件，可以用打开版图文件同样的方式打开它。图3-2-5就是提取出来的版图，可以看到提取出来的器件和端口，要看连接关系的话，可以选择Verify-probe菜单
16、，在弹出窗口中选择查看连接关系。版图的准备工作基本上就完成了，接下来是线路图的准备工作。线路图的准备工作相对较简单，有几个要注意的地方：首先，在库的选用上，要用Sample库中的元件；其次，线路图的端口名称要与版图中的端口名称一致；最后，在线路编辑完成后要进行检查，可以直接单击左边第一个快捷键，也可以选择菜单Check-Current Cellview。在版图和线路图的准备工作完成后就可以进行LVS了。图10 LVS参照图10菜单，填好规则文件的库和文件名，要进行LVS的两个网表。 （其实在LVS 中比较的是两个网表，一个是schematic中，另一个是extracted，所以两个schematic文件也可以比较，只是一般没这个必要）设置完以后单击 RUN，片刻后就回弹出一个窗口表示LVS 完成或者失败。失败时可以在上面的菜单中单击Info看运行的信息再进行处理。LVS完成后，可以在上面的弹出菜单中单击Output，这时会弹出LVS的结果。当然，LVS完成并不是说LVS通过了，可
