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1、锁相技术课程设计题目： 全数字锁相环原理及设计 院（系） 信息科学与工程学院 专 业 通信工程专业 届 别 2011 级 班 级 11 通信 B 学 号 1115106029 姓 名 刘珩 指导老师 刘菁华 摘要随着数字电路技术的发展，数字锁相环在调制解调、频率合成、图象处理等各个方面得到了广泛的应用。数字锁相环不仅吸收了数字电路可靠性高、体积小、价格低等优点，还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样值的实时处理能力，已成为锁相技术发展的方向。锁相环是一个相位反馈控制系统，在数字锁相环中，由于误差控制信号是离散的数字信号，而不是模拟电压，因而
2、受控的输出电压的改变是离散的而不是连续的;此外，环路组成部件也全用数字电路实现，故而这种锁相环就称之为全数字锁相环(简称 DPLL)。本课程设计首先介绍全数字锁相环的基本结构和工作原理，接着讲述各个模块的作用，然后介绍在全数字锁相环在调频和解调电路、频率合成器中的应用。关键字：全数字锁相环 数字环路鉴相器 可逆计数器 频率切换电路 N 分频器With the development of the digital circuit technology, the digital phase-locked loop in demodulation, frequency synthesis, imag
3、e processing and so on each aspect has been widely used.Digital phase-locked loop not only absorbed the digital circuit, high reliability, small volume, low price advantages, also solves the simulation of the phase-locked loop dc drift, saturation and vulnerable to the power supply and disadvantages
4、 such as environmental temperature changes, moreover also has the real-time processing capability of discrete sample value, has become the developing direction of the phase locking technique.Phase-locked loop is a phase feedback control system, the digital phase locked loop, as a result of the error
5、 control signal is discrete digital signal, rather than the analog voltage, thus the output voltage of the controlled change is discrete rather than continuous.In addition, the loop components, all with the digital circuit implementation, so the phase-locked loop is called digital phase-locked loop
6、(DPLL).This course design, first of all, introduce the basic structure of all digital phase-locked loop and working principle, and then describe the function of each module, and then introduced in all digital phase-locked loop in the application of frequency modulation and demodulation circuit, freq
7、uency synthesizer.Key words: digital phase-locked loop Digital loop phase discriminator Reversible counter frequency switching frequency divider circuit N目 录1 全数字锁相环基本结构及工作原理 .41.1 全数字锁相环的基本结构 .41.2 全数字锁相环的工作原理 .42 具体方案 .43 全数字锁相环的顶层模块 .54 全数字锁相环的时序仿真 .65 全数字锁相环 FPGA 实现的总结 .86 参考文献 .81 全数字锁相环基本结构及工作
8、原理1.1 全数字锁相环的基本结构全数字锁相环主要由数字鉴相器、可逆计数器、频率切换电路及 N 分频器四部分组成。其中可逆计数器及 N 分频器的时钟由外部晶振提供。一阶全数字锁相环的基本结构如图所示。主要由鉴相器、K 变模可逆计数器、脉冲加减电路和除 N 计数器四部分构成。K 变模计数器和脉冲加减电路的时钟分别为 Mfc 和 2Nfc。这里 fc 是环路中心频率，一般情况下 M 和 N 都是 2 的整数幂。本设计中两个时钟使用相同的系统时钟信号。图 1.1 数字锁相环基本结构1.2 全数字锁相环的工作原理当环路失锁时，异或门鉴相器比较输入信号(fin)和输出信号(fout)之间的相位差异，并产
9、生 K 变模可逆计数器的计数方向控制信号(dnup)； K 变模可逆计数器根据计数方向控制信号(dnup)调整计数值，dnup 为高进行减计数，并当计数值到达 0 时，输出借位脉冲信号(borrow)；为低进行加计数，并当计数值达到预设的 K 模值时，输出进位脉冲信号(carryo)；脉冲加减电路则根据进位脉冲信号(carryo)和借位脉冲信号(borrow)在电路输出信号(idout)中进行脉冲的增加和扣除操作，来调整输出信号的频率；重复上面的调整过程，当环路进入锁定状态时，异或门鉴相器的输出 se 为一占空比 50%的方波，而 K 变模可逆计数器则周期性地产生进位脉冲输出 carryo 和
10、借位脉冲输出 borrow，导致脉冲加减电路的输出 idout 周期性的加入和扣除半个脉冲。这样对于输出的频率没有影响，也正是基于这种原理，可以把等概率出现的噪声很容易的去掉。2 具体方案鉴相器采用异或门鉴相器（xormy），数字滤波器是一个模值可变的的加减计数器（Kcounter），数控振荡器是一个脉冲加减模块（IDCounter），再用 N 分频器（div_N）对脉冲加减模块（IDCounter）的输出 idout 分频，其中 N 分频器的参数 N 来自与 N 参数计数器（Counter_N），N 参数计数器（Counter_N）对输入信号给出相应的分频参数。另外两个 dac 模块是为了把
11、输入信号 fin 和输出信号 fout 转换成模拟波形来观察的验证模块。本次全数字锁相环的框图如下：图 2.1 全数字锁相环要实现的框图3 全数字锁相环的顶层模块数字锁相环的顶层模块程序文件：module pll_top (fin,fout,se,clk,reset,enable,Kmode,fin_dac,fout_dac);input fin,clk; /clk 时钟 100ns(10MHZ）input reset,enable; /reset 高电平复位，enable 高电平有效input 2:0Kmode; /滤波计数器的计数模值设定output fout; /fout 是锁频锁相输出
12、output 7:0fin_dac,fout_dac;/fin_dac,fout_dac 分别是两个输入输出信号经过数模 dac 的输出output se;wire idout,reset,ca,bo;wire 14:0N;xormy u1(.a(fin),.b(fout),.y(se);Kcounter u2(.Kclock(clk),.reset(reset),.dnup(se),.enable(enable),.Kmode(Kmode),.carryo(ca),.borrow(bo);IDCounter u3(.IDclock(clk),.reset(reset),.inc(ca),.d
13、ec(bo),.IDout(idout);counter_N u4(.clk(clk), .fin(fin), .reset(reset), .count_N(N);div_N u5(.clkin(idout),.n(N),.reset(reset),.clkout(fout);dac u6(.clk(fin),.dout(fin_dac),.dd();dac u7(.clk(fout),.dout(fout_dac),.dd();endmodule顶层文件程序生成的连接如图 3.1：图 3.1 全数字锁相环的顶层连接图4 全数字锁相环的时序仿真利用 QuartusII7.2 软件进行时序仿真：图 4.1 全数字锁相环时序仿真结果从时序仿真图可以看到，se 在十个周期内输出方波，说明 fo
