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1、EDA 技术实用教程,第 4 章 QuartusII 应用向导,CPLD/FPGA的VHDL设计的基本流程是什么？为什么需要建立工程，为什么建立了工程后还不能编译成功？为什么分VHDL输入和原理图输入？如何实现VHDL输入和原理图输入的切换（创建元件符号）？如何区分RTL原理图和工程原理图输入？发现错误要如何解决？为什么要经常进行全程编译？引脚列表是什么？为什么要进行引脚连接？为什么要使用嵌入式逻辑分析仪？嵌入式逻辑分析仪是什么？它的使用步骤如何？,时序仿真,VHDL仿真器,CPLD/FPGA的VHDL设计的基本流程是什么？,设计输入原理图HDL文本,综 合,FPGA/CPLD适配器,FPGA
2、/CPLD编程下载器,FPGA/CPLD器件和电路系统,功能仿真,a,基于FPGA的VHDL设计流程图,设计输入VHDL输入和原理图输入,综合（全程编译）（语法）生成RTL级描述,功能仿真和时序仿真（理论）,适配和下载（硬件实现）,硬件功能调试,前期功能设计与开发,硬件bug的发现和修补SIGNALTAP 的使用,硬件功能的发展和升级,中期功能设计与开发,FPGA各设计流程的关系与涉及的操作步骤,为什么需要建立工程，为什么建立了工程后还不能编译成功？,工程是不同的数字系统设计作品的装载物。在Quartus II中以工程作为设计的独立单位。工程中有顶层设计文件和底层设计文件，其关系是调用和被调用
3、的关系，如同电路板和元件的关系。由设计者自行决定电路板上放什么元件。例：交作业时，老师需要上交计数器电路板（工程-计数器），上交了ROM电路板（工程-ROM）就为交错作业。工程（工程文件夹名）、顶层设计文件和VHDL输入（原理图输入）的文件名需要一一对应（相同），否则会出错。自顶而下设计流程和自底而上的设计流程。,4.1 基本设计流程,图4-1 选择编辑文件的语言类型，键入源程序并存盘,4.1.1 建立工作库文件夹和编辑设计文件,4.1 基本设计流程,图4-2 利用“New Preject Wizard”创建工程cnt10,4.1.2 创建工程,4.1 基本设计流程,图4-3 将所有相关的文件
4、都加入进此工程,4.1.2 创建工程,4.1 基本设计流程,图4-4 选择目标器件EP2C5T144C8,4.1.2 创建工程,为什么分VHDL输入和原理图输入？,在Quartus II中，VHDL输入和原理图输入都能完成FPGA的设计，他们的地位是均等的。两种输入之间可以互相转换和互相调用，两者仅为表述形式的不同，其结果都能形成RTL级描述。在VHDL输入中的元件例化，就是文字表述的原理图输入。在原理图中的元件符号，就是封装好的VHDL输入元件，此元件还需要对应的VHDL输入文件给出其功能，才能在原理图输入中形成RTL级描述。两种输入可自由选择，按使用习惯进行FPGA设计，无需特意区分。,2
5、. 频率计主结构电路设计,图4-50 两位十进制频率计顶层设计原理图文件,如何实现VHDL输入和原理图输入的切换（创建元件符号）？,首先需要确定顶层文件，这是由顶而下设计思想的需要。大家熟悉的由底而上的设计思想用于此，就会出现思想的冲突。（工程设定问题）在Quartus II中提供VHDL输入和原理图输入的相互转换功能。例：VHDL输入一个元件的文件，然后通过文件转换呈元件符号，在原理图中调用。（原VHDL文件需要拷贝到工程的文件夹下，此时原理图输入为顶层文件，VHDL输入为底层文件）例：原理图输入后，可通过类型转换为VHDL文件，或封装成一个元件符号，让更高层的设计调用。,图4-42 元件输
6、入对话框,4.4 原理图输入设计方法,2. 输入设计项目和存盘,图4-43 将所需元件全部调入原理图编辑窗并连接好,4.4 原理图输入设计方法,3. 将设计项目设置成可调用的元件,图4-44 连接好的全加器原理图f_adder.bdf,4.4 原理图输入设计方法,4. 设计全加器顶层文件,如何区分RTL原理图和工程原理图输入？,RTL描述原理图为VHDL输入或原理图输入了功能描述后综合的硬件实现方案。因其为语法检查和设计库元件调用后给出的实现方案，因此是可执行的实现方案。工程原理图输入为一个设计方案，由设计者自行组织，体现设计理念，组合系统功能的设计方案。工程原理图输入可作为顶层文件，也可作为
7、对象式的底层文件，供设计者、使用者共享方案。工程原理图输入的正确与否需要进行综合和仿真来进行判定。,设计库已有需要设计者设计,发现错误要如何解决？,发现错误是好事！错误是经验积累的机会，是实现初学者到熟练设计师发展的必经之路。发现错误要善用错误分析。首先确定是什么错误。是语法错误，还是功能错误，还是操作错误，还是硬件错误。发现错误要善于思考，错误是死的，人是活的。思考才是王道。从各个方面去解读错误，区分种类，缩小范围，一步一步解决。要培养能力，就要脚踏实地，不要妄图走捷径，答案可以抄，能力不能抄。,为什么要经常进行全程编译？,全程编译是一个软件自动查错，生成对应硬件结构方案，调用硬件资源并优化
8、的过程。全程编译后，对应的硬件资源才能被确定，需要的端口和实现行为描述的RTL描述才能被确定。因此全程编译是形成body的基础。功能仿真、时序仿真、下载等都需要body，有了body才能进行内外部的对应。因此需要进行多次的全程编译。,引脚列表是什么？为什么要进行引脚连接？,在FPGA设计流程中，经过前期的计算机EDA设计流程后，需要进行硬件实现。设计方案的逻辑设定和外部的输出的对应需要引脚列表的对应。不同FPGA芯片的引脚列表是不同的。如cyclone II芯片，时钟输出CLK0的对应引脚为PIN_L1，若变成MAX芯片，则引脚名称会改变。常用引脚列表附后，也可查询仪器说明书。GX-SOPC-
9、CIDE EDA 创新技术实验教程说明书.pdfGX-SOPC-CIDE SOPC 创新技术实验教程说明书.pdf,拨码输入SW1A: PIN_R22SW2A: PIN_T22SW3A: PIN_U21SW4A: PIN_U22,按键输入F1: PIN_U18F2: PIN_AB17F3: PIN_R18F4: PIN_N21,LED输出LED0: PIN_W16LED1: PIN_V14LED2: PIN_Y13LED3: PIN_AA16LED4: PIN_U14LED5: PIN_AA17LED6: PIN_W15LED7: PIN_AA18,实验箱右方红色的拨键1、2、8拨上，其余拨下
10、，数码管显示C1,时钟：PIN_L1,图4-22 GW48实验系统模式5实验电路图,4.2.1 引脚锁定,图4-23 Assignment Editor编辑器,4.2.1 引脚锁定,4.2 引脚设置和下载,图4-24 两种引脚锁定对话框,4.2.1 引脚锁定,4.2 引脚设置和下载,为什么要使用嵌入式逻辑分析仪？,嵌入式逻辑分析仪是Altera公司提供的，可在FPGA上实现数据采集、器件功能检验的集成工具。在设计数字系统时，进行了功能仿真和时序仿真，但是并不代表仿真结果就是硬件运行结果，在忽略了硬件延时的前提下，仿真结果只能说是理论结果。仿真结果在慢速系统对描述功能较准确，当系统运行速度与硬件
11、固有运行速度相近时，实际运行数据的采集和功能对比就显得至关重要。信号变化速度高于硬件反映速度，就会出现信号不变的假象。,嵌入式逻辑分析仪是什么？它的使用步骤如何？,嵌入式逻辑分析仪是硬件单元的组合，需要耗费硬件资源。因此不能无限度的使用逻辑分析仪，或称逻辑分析单元更为贴切。由使用者设定好的采集方案通过软件工具设定，生成用于采集数据和保存数据的逻辑单元LE。逻辑分析单元随同顶层设计文件一同下载到FPGA芯片中，检验系统硬件功能。在设计完成后，可通过禁止嵌入式逻辑分析仪功能，禁止逻辑分析单元的生成和下载，以节约硬件资源。因为生成的硬件功能单元，因此全程编译不可少。,图4-36 SignalTapI
12、I编辑窗,1打开SignalTapII编辑窗,4.3 嵌入式逻辑分析仪使用方法,图4-37 SignalTap II编辑窗,2调入待测信号,4.3 嵌入式逻辑分析仪使用方法,3SignalTap II参数设置,图4-38 设定SignalTapII与工程一同综合适配,4文件存盘,4.3 嵌入式逻辑分析仪使用方法,图4-39 下载cnt10.sof并准备启动SignalTapII,4.编译下载,4.3 嵌入式逻辑分析仪使用方法,6启动SignalTapII进行采样与分析,图4-40 SignalTapII采样已被启动,4.3 嵌入式逻辑分析仪使用方法,6启动SignalTapII进行采样与分析,多操作，勤练习，善思考！,
