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1、目 录二、 课程设计题目 .1三、 课程设计目的 .1四、 课程设计所用器材 .1五、 设计原理 .1六、 功能模块 .21、分频模块 .21）五分频器： .22）十分频器： .22、四选一多路选择器： .33、控制模块： .44、计数模块 .45、译码模块 .56、锁存模块： .67、总电路例化程序： .6六、 各功能模块仿真图 .91、 分频器 .91）5 分频 .92）10 分频 .102、四选一多路选择器 .103、控制器 .104、计数器 .115、译码器 .116、锁存器 .117、总电路 RTL 图 .12七、 实验结果硬件显示图 .121、程序加载完成示意图： .122、 未经
2、分频器的频率硬件图（50KHZ） .123、 经 5 分频器的频率硬件图（10KHZ） .134、 经 10 分频器的频率硬件图（5KHZ） .135、 经 50 分频器的频率硬件图（1KHZ） .13八、课程设计总结 .14九、 参考文献 .15一、第 1 页 共 15 页二、 课程设计题目8 位十进制频率计设计三、 课程设计目的1.设计 8 位十进制频率计设计。2.学习较复杂的数字系统设计方法。3.学习巩固 VHDL 元件例化语句的使用。4.熟练掌握和应用 QUARTUS 软件的使用。5.学习和使用 Altrea DE2-115 实验箱。6.巩固和加深对“EDA 技术”、“数字电子技术”的
3、基本知识的理解。四、 课程设计所用器材1、装有 QuartusII 软件的计算机一台。2、芯片：使用 altera 公司生产的 EP4CE115F29C7。3、EDA 实验箱套装一套。 五、 设计原理根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为 1 秒的对输入信号脉冲计数允许的信号；1 秒计数结束后，计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清 0 信号。这清 0 个信号可以由一个测频控制信号发生器 TESTCTL 产生，它的设计要求是，TESTCTL 的计数使能信号 CNT_EN能产生一个 1 秒脉宽的周期信号，并对频率计的每一计数器 CNT10 的
4、EN 使能端进行同步控制。当 CNT_EN 高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号 LOAD 的上跳沿将计数器在前1 秒钟的计数值锁存进各锁存器 REG4B 中，并由外部的 7 段译码器译出，显示计数值。设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，必须有一清零信号 RST_CNT 对计数器进行清零，为下 1 秒钟的计数操作作准备。第 2 页 共 15 页图（1）原理图六、 功能模块1、分频模块1）五分频器：library ieee;use ieee.std_logic_1164.all;use
5、ieee.std_logic_unsigned.all;entity DIV5 isport(clkk : in std_logic;k_or,k1,k2: out std_logic);end entity DIV5;architecture bhv of DIV5 issignal c1,c2: std_logic_vector(2 downto 0);signal m1,m2: std_logic;begin第 3 页 共 15 页process(clkk,c1) beginif rising_edge(clkk) thenif(c1=100) then c1 y y y y NULL;
6、end case;end process;end architecture bhv;3、控制模块：library ieee;第 6 页 共 15 页use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity TESTCTL is port ( clk : in std_logic;clr : out std_logic;load : out std_logic;ena : out std_logic);end entity TESTCTL;architecture bhv of TESTCTL issignal Div2
7、CLK : std_logic;beginprocess (clk) beginif clkevent and clk=1 then Div2CLK LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S NULL;end case;end process;end;6、锁存模块：library ieee;use ieee.std_logic_unsigned.all;use ieee.std_logic_1164.all;entity REG32B ispor
8、t( load : in std_logic;din : in std_logic_vector(31 downto 0);第 10 页 共 15 页fout:out std_logic_vector(31 downto 0);end entity REG32B;architecture bhv of REG32B isbeginprocess(load,din)beginif loadevent and load=1 then foutclkk,k_or=c1);u2 : DIV10 port map (clkk=c1,k=c2);u3 : DIV10 port map (clkk=c2,k
9、=c3); u4 : DIV10 port map (clkk=c3,k=c4);u5 : DIV10 port map (clkk=c4,k=c5);u6 : DIV10 port map (clkk=c5,k=c6);u7 : DIV10 port map (clkk=c6,k=c7);u8 : DIV10 port map (clkk=c7,k=c8);u9 : DIV5 port map (clkk=fsin,k_or=c9);-10mhzu10 : DIV10 port map (clkk=fsin,k=c10);-5mhzu11 : DIV10 port map (clkk=c9,
10、k=c11);-1mhzu12 : TESTCTL port map(clk=c8,load=net1,clr=net2,ena=net3);u13 : MUX41A port map (a=fsin,b=c9,c=c10,d=c11,s0=key1,s1=key2,y=net5);u14 : DECL7S port map(A=d1,LED7S=qout(6 downto 0);u15 : DECL7S port map(A=d2,LED7S=qout(13 downto 7);u16 : DECL7S port map(A=d3,LED7S=qout(20 downto 14);u17 :
11、 DECL7S port map(A=d4,LED7S=qout(27 downto 21);u18 : DECL7S port map(A=d5,LED7S=qout(34 downto 28);u19 : DECL7S port map(A=d6,LED7S=qout(41 downto 35);第 14 页 共 15 页u20 : DECL7S port map(A=d7,LED7S=qout(48 downto 42);u21 : DECL7S port map(A=d8,LED7S=qout(55 downto 49);u22 : CNT10 port map(clr=net2,ena=net3,fin=net5,cout=a1,dout=b1);u23 : CNT10 port map(clr=net2,ena=net3,fin=a1,cout
