《可编程逻辑器件电路设计课程设计报告-多功能数字钟的FPGA实现》由会员分享，可在线阅读，更多相关《可编程逻辑器件电路设计课程设计报告-多功能数字钟的FPGA实现（40页珍藏版）》请在金锄头文库上搜索。
1、可编程逻辑器件电路设计课程设计报告多功能数字钟的 FPGA 实现姓 名： 班 级： 学 号： 指导老师： 日期： i摘 要FPGA（ Field Programmable Gate Array，现场可编程门阵列 )，是20 世纪70 年代发展起来的一种可编程逻辑器件，是目前数字系统设计的主要硬件基础。可编程逻辑器件的设计过程是利用EDA 开发软件和编程和编程工具对器件进行开发的过程。本系统采用模块化的设计方式，重复使用的功能模块均以组件（Component）的形式存在，一边相关块的调用，主程序内用不同功能块构成一个完整的结构。将所有的组件收集在同一个程序包 my_pkg 中。本设计主要使用了
2、VHDL 语言，采用的 FPGA 开发平台是 Maxplus2，而设计一个多功能数字钟，在 Maxplus2 开发平台下进行了编译、仿真、下载，实现了基本计时显示和设置、调整时间、报时和闹钟功能。关键词 FPGA；模块化；VHDL；Maxplus2；数字钟I目 录1 设计任务及要 求 11.1 设计任务 11.2 设计要求 11.3 功能拓展 12 方案比较与选择 23 底层文件仿真与分析 33.1 1024 分频文件 33.2 二选一数据选择器 33.3 60 进制计数器 43.4 24 进制计数器 43.5 十进制转 BCD 模块 53.6 BCD 转 LED 显示码 53.7 数码管动态
3、扫描显示模块 63.8 闹钟报警模块 64 顶层文件仿真与分析 84.1 顶层时钟设计输入输出图元 84.2 顶层文件仿真分析 85 硬件验证分析 105.1 管脚分配 105.2 硬件调试 116 课程设计心得 12Abstract13参考文献 附录（源代码）11设计任务及指标1.1 设计任务能进行正常的时、分、秒计时功能，分别由 6 只数码管显示 24 小时、60 分、60 秒。按下试验箱上的某个按键时，计时器迅速递增，并按 24 小时循环，计到 23 小时后再回到 00。按下试验箱上的某个按键时，计分器迅速递增，并按 60 分循环，计到 59 分后再回到 00。利用试验箱上的扬声器可以实
4、现整，当计时到达 59 分 50 秒时开始报时，在 59 分50 秒、52 秒、54 秒、56 秒、58 秒时鸣叫，鸣叫声频率为 500HZ，整点报时频率可定义为 1KHZ.1.2 设计要求运用顶层设计思路设计好各个底层文件（VHDL 代码） ，对各个底层文件进行功能仿真；采用原理图或者文本方法来实现顶层文件的设计，对顶层文件进行功能真仿真。在顶层文件功能仿真正确之后，把顶层文件下载到实验箱的 FPGA 里边去，验证电路功能是否正确。具体时间用 6 位数码管来显示，具有整点报时功能1.3 功能拓展实现数字钟的闹铃功能。22方案比较与选择方案一：系统直接采用 1HZ 脉冲作为作为时钟输入信号。数
5、码管采用静态显示。时间调整采用具有预置功能的计数器。报时为频率 512Hz 脉冲，并引入 1024Hz 脉冲进行整点报时。方案二：系统采用 1024HZ 脉冲作为作为时钟输入信号。数码管采用动态扫描显示。时间调整采用一个数据选择器，以一个按键作为控制端。当调整按键按下时，选择比较高的频率作为计数器计数信号作为输入信号，加快计数的速度，以此达到时间调整的效果。ClkKey0Key1Key21024分频128分频秒计数 分计数 时计数二选一 二选一二选一与门非门非门与门图一 方案二时钟流程方案比较：对于方案一，因为系统需要 1024Hz 和 512Hz 的脉冲驱动蜂鸣器，并且在快速调整时间是也需要
6、比 1Hz 快的脉冲，故需要采用另外的脉冲输入，增加管脚资源开支和外部资源。实现具有预置功能的计数器比较复杂，并且预置输入端需要多个端口。数码管采用静态显示也会增加管脚的开销。对于方案二，因为采用 1024Hz 的脉冲，能够通过分频得到多种频率的脉冲，因而可以实现单一脉冲信号输入即可完成快速调整时间和采用数码管动态扫描显示，节省管脚资源和外部资源。综上所述，故采用方案二。33底层文件仿真与分析3.1 1024 分频文件整个系统采用 1024HZ 的频率，由此文件产生 1HZ 频率，作为秒信号。此文件的图元及仿真波形如下图所示。同理亦可以产生 4Hz 频率，512Hz 频率。图二 1024 分频
7、文件图元图三 仿真波形如图二所示，输入 1024HZ 的频率，输出信号频率为 1HZ。3.2 二选一数据选择器图四 数据选择器图元4图五 数据选择器仿真波形图3.3 60 进制计数器由此模块对秒或分信号进行分频，产生分和小时信号。图六 60 进制计数器图元图七 60 进制计数器仿真波形图3.4 24 进制计数器由此模块对小时信号进行分频，产生日周期。图八 24 进制计数器图元5图九 24 进制计数器仿真波形图3.5 十进制转 BCD 模块由于有计数器产生的信号为十进制，所以要由此模块转化成 BCD 码。图十 十进制转 BCD 模块图元图十一 十进制转 BCD 模块仿真波形图3.6 BCD 转
8、LED 显示码因为系统采用七段数码管显示，所以要将 BCD 码转换成七段数码管相应的显示的七位码值。图十二 BCD 转 LED 显示码图元图十三 BCD 转 LED 显示码仿真波形图63.7 数码管扫描动态显示模块为了节省管脚资源，外置一片 74ls138 译码芯片，采用六位动态数码管显示。如图十三所示，mux_out 为数码管的段选，s 为位选，作为 74ls138 译码芯片的 3 位输入信号。A,B,C,D,E,F 分别为时分秒计数器的输入端口。扫描原理是在时钟控制下，轮流对A 到 F 的输入信号分别在对应的一位数码管显示其值，利用人体视觉暂留效应，同时显示 6 位值。图十四 数码管扫描动态显示模块图元图十五 数码管扫描动态显示模块仿真波形3.8 闹钟报警模块如图十五所示，此模块有正常计时的时分秒输入和闹钟预置时分秒输入，当两者相同时，这输出报警信号。7图十六 闹钟报警模块图元图十七 闹钟报警模块仿真波形84 顶层文件仿真与分析4.1 顶层时钟设计输入输出图元 如下图：图十八 顶层文件图元4.2 顶层文件仿真分析 如下图所示，整个系统需用 23 个管脚。clk 为系统时钟输入信号端口。Rst 为复位信
