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1、 可校时数字钟设计实验报告姓名 郑珞 指导教师 贾立新 专业班级 电信 1102 学 院 信息工程学院 提交日期 2013 年 9 月 15 日实验目的：设计一个数字计时器，可以完成从 00:00 到 59:59 的计时功能，并在控制电路的作用下具有清零、保持、快速校时、报时等基本功能。设计要求：1) 能进行正常的分、秒计时功能，最大计时显示 59 分 59 秒。2) 分别由四个数码管显示分秒的计时。3) clear1、clear2、clear3、clear4 是清零开关，clear1=clear2=clear3=clear4=1 时，计时器正常工作；clear1=0 时，秒个位清零；clea
2、r2=0 时，秒十位时清零；clear3=0 时，分个位清零；clear4=0 时，分十位清零。4) K1、K2 、K3 、K4 是校时开关，K1=K2=K3=K4=0 时，计时器正常工作；K1=1时，进行秒个位校时；K2=1 时，进行秒十位校时；K3=1 时，进行分个位校时；K4=1 时，进行分十位校时。5) 具有报时功能，每十分钟报时一次。6) 用 Quartus ii 软件对设计电路进行仿真，并下载到 EDA 实验板上对其功能进行验证。工作原理:数字计时器由分频模块、校时模块、计时模块、动态显示模块、报时模块等几部分组成，分频模块将电路板给予的 8HZ 的基准时钟信号分成电路所需要的频率
3、，校时模块通过校时电路进行快速校分校秒，计分计秒模块与动态显示模块相连，从而将分秒显示在七段数码管上。其原理如图 1 所示：图 1 总原理图总图及仿真结果：顶层原理图（总图）如图 2 所示：图 2 顶层原理图仿真图如图 3 所示：图 3 顶层仿真图各模块说明:1.分频模块：分频模块将 EDA 实验板提供的 8hz 和 25Mhz 时钟信号分频，得到所需的频率。实验中需要 1hz 作为计分计秒的时钟信号，所以我们需要将 8HZ 的信号进行八分频。同时需要 250hz 作为报时的时钟信号，所以需要将 25Mhz的信号进行 10000 分频。a)八分频：该分频由 VHDL 语言编程，实验了对 8HZ
4、 信号的八分频，从而得到 1HZ的信号。原理图如图 4 所示：图 4 八分频的 VHDL 语言波形图如图 5 所示：图 5 八分频仿真图最后利用原理图产生的可八分频的元器件（如图 6 所示）：图 6 八分频元器件b)十分频:十分频的原理图如图 7 所示：图 7 十分频电路图波形图如图 8 所示：图 8 十分频仿真图10000 分频可由 4 个十分频电路级联而成，最后封装电路可得（如图 9 所示）：图 9 10000 分频元器件2.计时模块：计时电路包括秒，分两个模块，秒与分可以进行进位。秒和分都是一个模六十计数器，设计采用的是同步计数器，所以它们所接的时钟信号均为 1HZ。a) 秒计时电路（如
5、图 10 所示）：图 10 秒计时电路原理图当秒计时到 59 秒时有四与非门输出一个低电平将秒个位和秒十位置零，同时变换此低电平为高作为进位信号传递给分个位。波形图如图 11 所示：图 11 秒计时仿真图封装秒计时电路可得（如图 12 所示）：图 12 秒计时元器件b) 分计时电路（如图 13 所示）：图 13 分计时电路原理图分计时电路图与秒计时电路相似，不同的是分计时清零的条件不仅秒计时要到 59，分计时也要到 59，故清零信号的输入还要添加秒计时模块的输出。波形图与秒计时电路类似。封装分计时电路可得（如图 14 所示）:图 14 分计时元器件3.动态显示模块：此模块用于数码管的动态显示，
6、此实验需要四个数码管参与显示，将秒个位、秒十位、分个位、分十位分别于显示译码器 7448 相连，从而在实验板上显示出来。原理图如图 15 所示：图 15 动态显示电路原理图4.校时模块：校秒电路与校分电路一样。原理图如图 16 所示：图 16 校时电路原理图当 js2=0 时，电路输出 1HZ 的脉冲供给秒计时模块和分计时模块正常工作；当 js2=1 时，通过按动 K5 对数字钟进行校时。为了防止拨开关时引发的颤动对校时产生影响，故在电路中加入了消颤的 D 锁存器。封装校时电路可得（如图 17 所示）：图 17 校时元器件5.报时模块数字计时器每记 10 分钟，利用 250hz 的时钟信号使蜂
7、鸣器响一次。原理图如图 18 所示：图 18 报时电路原理图封装报时电路可得（如图 19 所示）：图 19 报时元器件调试、编程下载：选择“Processing-start complication”进行全编译，编译后进行管脚分配，并且将未用到的管脚置于高阻态，最后把程序下载到 EDA 实验板上，实验板上显示及操作结果正确。实验中遇到的问题解决办法：本次实验中出现了一些问题，在设计原理图及编辑程序时不够仔细，导致调试时出现错误。以下是实验中遇到的问题以及解决办法：1. 用 VHDL 语言编辑程序本实验中的八分频是由 VHDL 编辑而成，因为我本身对 VHDL 语言的不熟悉，导致分频时出现错误，
8、后经过咨询老师和网上查询资料，顺利地解决了问题。2. 显示译码问题在编辑过程，因找不到合适的显示译码器，而在调试过程中出现乱码现象。后通过网上查询资料，用了 7448 七段显示译码器，解决了问题。3. 消颤问题在调试校时模块时发现拨动开关数字显示跳动不正常，后发现是开关拨动产生抖动造成的，于是给电路加上了消颤的 D 锁存器，从而解决了问题。实验的收获与感受：这一次的 EDA 可校时数字钟设计，大部分依靠自己查询资料和自学完成，也经过了老师的悉心指导。让我更加掌握了数字逻辑电路方面的知识，也适应了 Quartus ii 软件和 EDA 实验板的用法。体会到了做实验的不易，一点小差错就会导致整个实验结果发生错误，并且查找错误的过程非常不容易，让我学会更加仔细的去做一件事，同时也锻炼了我发现问题和解决问题的能力。更重要的也是体会到了实验成功时的那一份兴奋与满足感。
