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1、 CPLD/FPGA 课程设计报告题 目： RS-232 串口通信设计 院 （系）： 信息科学与工程学院 专业班级： 通信工程 11 学生姓名： 学 号： 指导教师： 2014 年 06 月 09 日至 2014 年 6 月 20 日 RS-232 串口通信设计 课程设计任务书一、设计（调查报告/论文）题目RS-232 串口通信设计二、设计（调查报告/论文）主要内容下述设计内容需由学生个人独立完成：1理解电路原理图与工作过程；2掌握 RS-232 电气特性；3掌握 RS-232 通信原理及串口通信数据格式，并编程完成串行数据的发送、接收和显示；4能正确处理编程与调试过程中所遇到的问题。三、原始
2、资料1. 通信与电子系统实验指导书；2. CPLD/FPGA 实验箱。四、要求的设计（调查/论文）成果1程序结构合理，语言简洁，格式规范，注释详细；2. 掌握 RS-232 的工作机制与原理；3. 格式为：1 位起始位，8 位数据位，1 位停止位，无奇偶校验位，波特率设定为 300Baud。能与计算机正常通信；4. 按要求完成课程设计报告，格式符合学校规范标准，字数不少于 2000 字。五、进程安排第 1 天 选题，课题讲解；第 2-3 天 课题分析，完成设计方案；第 4-6 天 软件编程；第 7-8 天 软件调试，故障排查；第 9 天 结果验收，评分；第 10 天 撰写课设报告。六、主要参考
3、资料1 陈曦. 通信与电子系统实验指导书,武汉:华中科技大学武昌分校.2 谭会生.EDA 技术及应用,西安：西安电子科技大学出版社,2010.3 潘松，黄继业.EDA 技术与 VHDL,北京:清华大学出版社,2009.指导教师（签名）：20 年 月 日目 录1. 课程设计的目的 42. 课程设计题目描述和要求 43. 课程设计报告内容 43.1 课题设计方案及基本原理 43.2 软件设计 73.3 问题 144. 总 结 155. 参 考 资 料 16附 录 程 序 清 单 171.课程设计的目的：（ 1） 学 习 RS-232 串 口 通 信 数 据 结 构 ， 并 编 程 完 成 串 行
4、数 据 的 接 收 和 显 示 。（2）掌握 RS-232 的工作机制与原理。（3）熟练掌握 Quartus2 软件的使用。（4）了解 CPLD/FPGA 实验箱。2.课程设计题目描述和要求：（1）课程设计题目：基于 FPGA 的串口通信程序设计。（2）课程设计要求：下述设计内容需由学生个人独立完成：1理解电路原理图与工作过程；2掌握 RS-232 电气特性；3掌握 RS-232 通信原理及串口通信数据格式，并编程完成串行数据的接收和显示；4能正确处理编程与调试过程中所遇到的问题;5. 在 FPGA 中构造一个异步串行通信控制模块，完成 PC 机发送的接收，并设计显示模块，完成接收数据的显示（
5、3）要求的设计成果：1程序结构合理，语言简洁，格式规范，注释详细；2. 掌握 RS-232 的工作机制与原理；3. 格式为：1 位起始位，8 位数据位，1 位停止位，无奇偶校验位，波特率设定为 300Baud。能与计算机正常通信；4. 按要求完成课程设计报告，格式符合学校规范标准，字数不少于 2000 字。3.课程设计报告内容：3.1 课程设计方案及基本原理：设计方案：利用实验箱上的 MAX232 芯片控制通过适当分频（分频的目的是为了达到要求的波特率，控制数据传输速率）的串行输入信号，并将其转换为并行信号并通过实验箱上的数码管的后两位显示从计算机中传输出来的 16 进制数。例如在计算机端输入
6、（FF）则会在试验箱上看到（000000FF）的显示图示。基本原理：RS-323C 标准是美国 EIA(电子工业联合会）与 BELL 等公司一起开发的 1969 年公布的通信协议。它适合于数据传输速率在 020000b/s 范围内的通信。这个标准对串行通信接口的有关问题，如信号线功能、电器特性都作了明确规定。EIA-RS-232C 中+3V+15V 之间的电平为0 ，-3V-15V 的电平为1 ；与 TTL 以高低电平表示逻辑状态的规定不同。因此，为了能够同计算机接口或终端的 TTL 器件连接，必须在 EIA-RS-232C 与 TTL 电路之间进行电平和逻辑关系的变换。实现这种变换的方法可用
7、分立元件，也可用集成电路芯片。目前较为广泛地使用集成电路转换器件，如 MC1488、SN75150 芯片可完成 TTL 电平到 EIA 电平的转换，而 MC1489、SN75154可实现 EIA 电平到 TTL 电平的转换。MAX232 芯片可完成 TTLEIA 双向电平转换。1.串口通信:（1）什么是串口通信：串口是计算机上一种非常通用设备通信的协议。大多数计算机包含两个基于RS232的串口。串口同时也是仪器仪表设备通用的通信协议；很多 GPIB 兼容的设备也带有 RS-232 口。同时，串口通信协议也可以用于获取远程采集设备的数据。 串行接口（Serial port）又称“串口” ，主要用
8、于串行式逐位数据传输。常见的有一般电脑应用的 RS-232（使用 25 针或 9 针连接器）和工业电脑应用的半双 RS-485与全双工 RS-422。（2）串口接口规格：串行接口按电气标准及协议来分，包括 RS-232-C、RS-422、RS485、USB 等。 RS-232-C、RS-422 与 RS-485 标准只对接口的电气特性做出规定，不涉及接插件、电缆或协议。USB 是近几年发展起来的新型接口标准，主要应用于高速数据传输领域。（3）串口通信原理：串口通信的概念非常简单，串口按位（bit）发送和接收字节。尽管比按字节（byte） 的并行通信慢，但是串口可以在使用一根线发送数据的同时用另
9、一根线接收数据。它很简单并且能够实现远距离通信。比如 IEEE488 定义并行通行状态时，规定设备线总长不得超过 20 米，并且任意两个设备间的长度不得超过 2 米；而对于串口而言，长度可达 1200 米。典型地，串口用于 ASCII 码字符的传输。通信使用 3根线完成：（1）地线， （2）发送， （3）接收。由于串口通信是异步的，端口能够在一根线上发送数据同时在另一根线上接收数据。其他线用于握手，但是不是必须的。 2.RS232 芯片（1）电气特性： EIA-RS-232C 对电器特性、逻辑电平和各种信号线功能都作了规定。 在 TxD 和 RxD 上：逻辑 1(MARK)=-3V-15V 逻
10、辑 0(SPACE)=+315V 在 RTS、CTS、DSR、DTR 和 DCD 等控制线上： 信号有效（接通，ON 状态，正电压）+3V+15V 信号无效（断开，OFF 状态，负电压）=-3V-15（2）RS232 接口定义：(3)RS232 总线电平转换：（4）RS232 数据传输格式：串行通信中，线路空闲时，线路的 TTL 电平总是高，经反向 RS232 的电平总是低。一个数据的开始 RS232 线路为高电平，结束时 RS232 为低电平。数据总是从低位向高位一位一位的传输。示波器读数时，左边是数据的低位。例如，对于 16 进制数据 55H和 aaH，当采用 8 位数据位、1 位停位传输
11、时位停止位传输时：55H=01010101B，高低位倒序后为 10101010B，加入一个起始位 0，一个停止位 1，55H 的数据格式为0101010101。aaH=10101010B，高低位倒序后为 01010101B，加入一个起始位 0，一个停止位 1，aaH 的数据格式为：0010101011（5）RS232 通信过程：I：开始通信时，信号线为空闲（逻辑）,当检测到由到的跳变时，开始对“接收时钟”计数。II:当计到 8 个时钟时，对输入信号进行检测，若仍为低电平，则确认这是“起始位” ，而不是干扰信号。III:接收端检测到起始位后，隔 16 个接收时钟，对输入信号检测一次，把对应的值作
12、为 D0 位数据。若为逻辑 1, 作为数据位 1；若为逻辑 0，作为数据位 0。IV:再隔 16 个接收时钟，对输入信号检测一次，把对应的值作为 D1 位数据。.， 直到全部数据位都输入。V:检测校验位 P（如果有的话） 。VI:接收到规定的数据位个数和校验位后,通信接口电路希望收到停止位 S(逻辑1)，若此时未收到逻辑说明出现了错误在状态寄存器中置“帧错误”标志若没若此时未收到逻辑 1，说明出现了错误，在状态寄存器中置“帧错误”标志。若没有错误，对全部数据位进行奇偶校验，无校验错时，把数据位从移位寄存器中送数据输入寄存器。若校验错，在状态寄存器中置奇偶错标志。VII:本幀信息全部接收完把线路
13、上出现的高电平作为空闲位。VIII:当信号再次变为低时，开始进入下一帧的检测。3.2 软件设计（1）Quartus 顶层设计如上图所示，整个顶层设计可以分为 4 个部分， （1）锁相环；作用是将输入的系统时钟信号(系统时钟 50MHZ)转换为 12MHZ 的 sysclk 时钟，在进入 RS232 前先进行第一次分频弥补 RS232 自身分频不足的特点。 （2）核心模块 RS232;作用是将计算机输入的串行数据转换为并行数据便于给后方的显示模块处理。 （3）分频模块；作用是给显示模块提供所需的时钟，由于显示模块的本质是一个个显示，所以为了能同时显示故将输入频率调至 1KHz 以上让人眼无法一个
14、个识别形成同时显示的效果。 （4）显示模块；作用是将输入的并行信号（8 位）分成 4 位一组，即两组进行处理后在试验箱的数码管上显示。(1-1)模块一分析：从上图可以看出：1.inclk=50MHz 2.DC=50% 3.Ratio=12/25 ，从而可以得出outclk=50MHz*12/25=24MHz，再通过 D 触发器 2 分频后得到 12MHz 的输出系统时钟来弥补 RS232 模块分频不足的缺点。(1-2)模块二分析：上图所示的为 RS232 集成模块，经 VHDL 编译生成的模块文件。输入为sysclk=12MHz，rxd=计算机输入的串行数据串，disp 为 8 位的并行数据段。程序 1：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity rs232 isport(sysclk: in std_logic;rxd: in std_logic;disp: out std_logic_vector(7 downto 0);end rs232;分析：定义实体。输入信号，输入时钟信号为逻辑信号
