《电工电子综合实Ⅱ多功能数字计时器实验报告》由会员分享，可在线阅读，更多相关《电工电子综合实Ⅱ多功能数字计时器实验报告（18页珍藏版）》请在金锄头文库上搜索。
1、南 京 理 工 大 学电工电子综合实多功能数字计时器实验报告一、实验目的及内容1、实验目的（1）掌握常见集成电路工作原理和使用方法。（2）学会单元电路设计与组合方法。2、设计要求实现 00:00 到 59:59 的数字计时功能3、设计内容（1）设计实现信号源的单元电路。 （ ）KHzFzHzFz 14,503,2,1（2）设计实现 0000”5959”计时器单元电路。（3）设计实现快速校分单元电路。含防抖动电路（开关 k1,频率 F2,校分时秒计时器停止） 。（4）加入任意时刻复位单元电路（开关 K2） 。（5）设计实现整点报时单元电路（产生 5953”,5955”,5957”,三低音频率 F
2、3,5959”一高音频率 F4） 。二、设计电路的用途及原理简介数字计时器实际上是一个对标准频率（1HZ）进行计数的计数电路。计时器一般由振荡器、分频器、计数器、译码器、显示器、校时电路、和报时电路组成。振荡器产生稳定的高频脉冲信号,作为数字钟的时间基准,然后经过分频器输出标准秒脉冲。秒脉冲送入计数器，计数器通过“时” 、 “分” 、 “秒”译码器显示时间。校分电路实现对“分”上数值的控制，而不受秒十位是否进位的影响。报时电路通过 500Hz 或 1kHz 的信号和要报时的时间信号进行“与”的运算来实现的定点报时的。各个信号“与”运算关系如下：H 报时=(59:53+59:55+59:57)
3、+ 59:593f4fH 校分=秒进位 Q + 2f H 清零=复位 +K2整体结构框图如下：图一：数字计时器逻辑框图三、电路所需元器件元件型号 数量 表一：元器件清单四、单元电路设计原理1、脉冲发生电路：(1)NE555：555 集成定时器是一种将模拟和数字电路集成于一体的电子器件，使用十分灵活方便，只要外加少量的阻容元件，就能构成多用途的电路，故其在电子技术中得到了广泛的运用。NE555 1 片CD4040 1 片CD4518 2 片CD4511 4 片74LS00 3 片74LS20 1 片74LS21 2 片74LS74 1 片电容 0.047uf 1 只电阻 1504 只电阻 1k
4、1 只电阻 3k 1 只双字屏共阴显示器 2 块数字逻辑实验仪 1 台图二：NE555 引脚图其中 1 引脚为接地端，引脚 2 为触发端，引脚 3 为输出端，引脚 4 为复位端，引脚 5 为控制端，引脚 6 为阀值端，引脚 7 为放电端，引脚 8 为电源。当将 NE555 连结成图三所示的多谐振荡电路时，输出端为周期矩形波。图三 ：周期矩形波发生电路T= suKCR 421 103.2047.)321(7.0)0.7( 在经过 CD4040 的分频之后，即可得到频率大约为 1Hz 的时钟信号。Hzf6.4312zf75.4213H08（2）CD4040 集成电路CD4040 是一种常用的 12
5、 分频集成电路。当在输入端输入某一频率的方波信号时，其12 个输出端的输出信号分别为该输入信号频率的 2-12-12，在电路中利用其与 NE555 组合构成脉冲发生电路。其引脚图如下图五：图四： CD4040 引脚图其中 VDD 为电源输入端，VSS 为接地端，CP 端为输入端，CR 为清零端，Q1Q12 为输出端，其输出信号频率分别为输入信号频率的 2-12-12。将图三所示电路的输出端接至 CD4040 的输入端，则可以在 Q12 输出端得到频率大致为 1Hz 的方波信号。可以利用其为电子钟的计时信号。另外，在 Q11、Q3、Q2 三个输出端得到频率大致为 2Hz、500Hz 和 1kHz
6、 的信号，这三个信号在后面介绍的电路中还要用到。于是脉冲发生电路部分如下图六所示：图五：脉冲发生电路2、计时和译码显示电路（1） CD4518 集成电路CD4518 时一种常用的 8421BCD 码加法计数器。每一片 CD4518 集成电路中集成了两个相互独立的计数器，引脚图如图七所示。图六： CD4518 引脚图CD4518 逻辑功能如表二所示。表二： CD4518 功能表于是，当清零端输入 1，EN 端为 1 且 CP 端输入时钟信号。其输出端 Q3 Q2 Q1 Q0 输出从 0000 到 1001（即十进制中的 0 到 9）的循环。所以当使用其作为分和秒的个位进行计数时不需对其进行反馈清
7、零，而用其进行分和秒的十位计数时，需要在 Q3 Q2 Q1 Q0 输出0110 时（即十进制中的 6） ，对其进行清零（因为 CD4518 是异步清零） 。（2）CD4511 集成电路CD4511 是一种 8421BCD 码向 8 段数码管各引脚码的转换器。当在其四个输入端输入8421BCD 码时，其 7 个输出端可直接输出供 7 段数码管使用的信号。其引脚图如图八所示:图七： CD4511 引脚图输入 输出CR CP EN Q3 Q2 Q1 Q0清零 1 0 0 0 0计数 0 1 BCD 码加法计数保持 0 0 保持计数 0 0 BCD 码加法计数保持 0 1 保持CD4511 逻辑功能如
8、下表三：表三： CD4511 逻辑功能表根据 CD4511 的逻辑功能表可知， 、 输入为 1 而 输入为 0 时其 7 个输出LDBILE端分别输出一定的信号。只需将这些信号接入 8 段数码管相对应的引脚即可使其显示我们所需要的数字。CD4511 左侧四个输入端分别连接 CD4518 的 4 个输出端。这样 8 段数码管就可以正常显示计数器所记载的数字编码了。由于电路的显示部分不会出现小数，故 8 端数码管的小数点引脚悬空，故计时和译码显示部分电路如下图九（以秒位为例）：输入 输出LE D C B A g f e d c b a 字符测灯 0 1 1 1 1 1 1 1 8灭零 1 0 0
9、0 0 0 0 0 0 0 0 0 0 消隐锁存 1 1 1 显示 LE=01 时数据1 1 0 0 0 0 0 0 1 1 1 1 1 1 01 1 0 0 0 0 1 0 0 0 0 1 1 0 11 1 0 0 0 1 0 1 0 1 1 0 1 1 21 1 0 0 0 1 1 1 0 0 1 1 1 1 31 1 0 0 1 0 0 1 1 0 0 1 1 0 41 1 0 0 1 0 1 1 1 0 1 1 0 1 51 1 0 0 1 1 0 1 1 1 1 1 0 0 61 1 0 0 1 1 1 0 0 0 0 1 1 1 71 1 0 1 0 0 0 1 1 1 1 1 1
10、 1 8译码1 1 0 1 0 0 1 1 1 0 0 1 1 1 9 图八：计时和译码部分电路图3、清零电路以图九中秒位计时和译码电路为例，图中 1 片 CD4518 所集成的两个计数器。一个为个位计数器，另一个为十位计数器。引脚 9 始终接高电平，引脚 10 接由 CD4040 所输出的1Hz 的时钟信号，每当时钟信号出现下降沿则计数器加 1。接通时钟信号后，输出端引脚Q3Q2Q1Q0 开始计数。当输出为 1001 时需要对十位进位，也就是说，此时需要给控制十位计数的集成电路一个下降沿。考虑 Q3 端当且仅当输出由 1001 变为 0000 时出现下降沿，于是直接将 Q3 端作为十位计数器
11、的输入时钟信号。在接收到第 6 个下降沿信号后，十位输出端将由 0101 变为 0110。此时，需要对其进行清零。考虑电路清零模块，使用两个与非门（图中空置的输入端为清零输入端） 。当 CD4518 的 4 号引脚和 5 号引脚同时输出 1 时十位被清零。这就使得其在短暂输出 0110 后立即被清零成 0000。同时考虑当且仅当十位输出由 0101 经过短暂的 0110 变为 0000 时 Q2 输出一个下降沿，于是利用其通过校分电路向分钟位进位。然而本次实验还要求提供整体任意时刻清零的功能，则可以设计一个开关 K2，使得当开关闭合时所有 4518 的清零端都接高电平，此时即可以实现整体清零目
12、的。该部分电路采用 74LS00 两输入端四与非门进行设计， 74LS00 是一种十分常见的集成电路，其中集成了 4 个与非门。其引脚图如下：图九：74LS00 引脚图清零部分电路如下图十所示：图十：清零电路4、校分电路校分电路要求设计一个开关 K1，当开关打到计数挡时，计数器正常计数，当开关打到校分档时计数器可以快速校分，同时秒计数停止。同时校分电路应具有防颤抖功能。为使分计数器可以不受到秒计数器的进位脉冲的限制，所以校分时选通较快的 2HZ 的校分信号进行快速校分，同时还要切断 1HZ 的脉冲，使校分的同时秒计数器停止工作。校分电路是通过控制分计数器的时钟脉冲信号频率来对分的进行校正的。当
13、不需要校分时，分的时钟信号由正常的计数器秒的十位提供的脉冲信号控制。此电路防颤抖的原理在于：当开关在两种状态之间转换时，由于机械振动，在很短的时间中会在高低电平之间来回波动，相应的产生几个上升沿。如果直接将开关的输出端直接连接至分个位的时钟的话，这些上升沿将导致它瞬间跳变几个数值。因此，为了解决输出端翻转的问题，该部分电路引入了 D 触发器，来避免翻转问题的发生。在加上 D 触发器之后，由于在没有时钟上升沿的时候，输出信号保持，而其时钟频率相对与颤抖频率是很小的，也就是说在开关颤抖过程中触发器的输出是不变的，从而避免了分计数器数值的跳变。校分电路部分的设计主要运用 74LS74 集成电路来实现
14、，现将 74LS74 集成电路的功能简单介绍如下：（1）74LS74 集成电路 74LS74 集成电路是一种 D 触发器。其引脚图如图十一所示：图十一： 74LS74 引脚图由图可见，每片 74LS74 中集成了两个 D 触发器。由于电路中只需要用到一个 D 触发器，故假设用到 74LS74 中的 1 号触发器。由其功能表可知，当 CP 端接入时钟， 和S端接入高电平，D 端接入输入信号时，在每个时钟的下降沿时刻输出 Q 都输出与输入RD 相同的电平，输出相反的电平。 74LS74 的功能表如下：表四：74LS74 功能表校分部分电路设计如下图十二：输入 输出CP RDSD清零 0 1 0 1
15、置“1” 1 0 1 0送“0” 1 1 0 1送“1” 1 1 1 0保持 0 1 1 保持不允许 0 0 不确定图十二：校分电路其中输出端直接与分计时器的个位时钟端相连接。正常计时状态下，开关连接高电平，此时 Q 端输出高电平，总输出端的信号与秒的十位进位信号相同。当开关连接低电平时，Q 端输出低电平，总输出端输出信号为 2Hz 的时钟信号。5、 报时电路本次实验中报时电路的设计要求是在 59:53、59:55 、59:57 发低音，输入 500HZ 信号；在 59：59 发高音，输入 1KHZ 信号。用二进制数分别表示报时情况如下表：表五：报时情况表蜂鸣器的一端接地，另一端的输入满足下式
16、：H 59：53f3 + 59：55f3 + 分十位 分个位 秒十位 秒个位时刻m8m7m6m5 m4m3m2m1 s8s7s6s5 s4s3s2s1音高 频率59 分 53 秒 0101 1001 0101 0011 低 500Hz59 分 55 秒 0101 1001 0101 0101 低 500Hz59 分 57 秒 0101 1001 0101 0111 低 500Hz59 分 59 秒 0101 1001 0101 1001 高 1000Hz59：57f3 + 59：59f459：51（QBf3QCf3QDf4） ，3459:1BCDQff其中，QB、QC、QD 分别是秒个位的输出。设分
