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1、常熟理工学院课程设计报告1课 程 设 计 报 告（理工类）课程名称： EDA 技术 专业班级： 学生学号： 学生姓名： 所属院部： 物电学院 指导教师： 20 11 20 12 学年 第 2 学期常熟理工学院课程设计报告2设计项目名称： 序列检测器、空调自动状态机的设计 实验地点： 同组学生姓名： 设计成绩： 批改教师： 批改时间： 常熟理工学院课程设计报告3目 录一、设计目的和要求 .41.1课程设计目的 .41.2课程设计的基本要求 .4二、仪器和设备 .52.1 EDA开发软件 .52.2 硬件描述语言 VHDL.5三、设计过程 .73.1设计的内容和要求 .73.2设计方法和开发步骤
2、.73.2.1总体模块设计 .73.2.2 具体开发步骤 .83.3 设计思路 .93.4设计难点 .9四、设计结果与分析 .104.1 调试及仿真结果 .104.2思路问题以及测试结果失败分析 .114.3 程序简要说明 .12五 总结与体会 .15参考文献 .16常熟理工学院课程设计报告4一、设计目的和要求1.1课程设计目的本课程设计的目的是在掌握 EDA 实验开发系统的初步使用基础上，了解 EDA技术，对空调系统进一步了解，掌握其有限状态自动机工作原理。掌握用VHDL 实现状态机的方法 ，利用状态机设计一个序列检测器。通过本次课程设计更好地巩固和加深对基础知识的理解，学会设计中小型数字系
3、统的方法，独立完成仿真过程，增强理论联系实际的能力，提高电路分析和理解能力。为日后的学习和工作奠定基础。1.2课程设计的基本要求要求一：由传感器检测室内温度，并将采集来的数据传输到控制系统的预处理单元，在预处理单元将采集来的温度信号与设定值相比较，来判断当前的状态（太热、太冷或适中） ，然后将处理结果传输到控制单元，最后由执行机构接受控制单元输出的控制信号，控制室内空调。要求二：脉冲序列检测器广泛应用于现代数字通信系统中。随着通信技术的发展，对多路脉冲序列信号检测要求越来越高，本实验设计一个基于FPGA的多路脉冲序列检测器的设计方案，要求能对多路脉冲序列信号进行检测。设计完成后，经综合和仿真验
4、证波形与代码作用是否一致。常熟理工学院课程设计报告5二、仪器和设备2.1 EDA开发软件Altera MAX+plus II介绍MAX+plus （Multiple Array and Programming Logic User System）开发工具是美国 Altera公司推出的一种 EDA工具，具有灵活高效，使用便捷，易学易用的特点。Altera 公司在推出各种 CPLD和 FPGA的同时也在不断地升级相应的开发工具软件，已从早期的第一代 A+plus、第二代 MAX+plus发展到目前的第三 代 MAX+plus II和第四代 Quartus。使用 MAX+plus软件，设计者无需精通
5、器件内部的复杂结构，只需熟悉所用的设计输入工具，如硬件描述语言、原理图等进行输入，MAX+plus自动将设计转换成目标文件下载到器件中去。MAX+plus开发系统具有以下特点。（1）多平台系统 MAX+plus的设计输入、处理与校验功能一起提供了全集成化的可编程开发工具，可以加快动态调试，缩短开发周期。（2）开放的界面 MAX+plus可与其它工业标准的设计输入、综合和校验工具链接。具有 EDIF，VHDL，Verilog HDL 以及其他的网表接口，便于与许多公司的 EDA 工具接口，包括Cadence，Mentor ，Synopsys，Synplicity，Viewlogic 等公司提供的
6、 EDA 工具的接口。（3）模块组合式工具软件 MAX+plus具有一个完整的可编程逻辑设计环境，包括设计输入、设计处理、设计校验仿真和下载编程四个模块，设计者可以按设计流程选择工作模块。（4）与结构无关 MAX+plus支持 Altera 的Classic、MAX5000、MAX7000、FLEX8000、FLEXlOK 等可编程器件系列，提供工业界中唯一真正与结构无关的可编程逻辑设计环境。（5）硬件描述语言 MAX+plus支持各种 HDL 硬件设计输入语言，包括VHDL、VerilogHDL 和 Altera 的硬件描述语言 VHDL。2.2 硬件描述语言 VHDL本课程设计主要完成基于
7、 VHDL 的空调系统的设计与实现。常熟理工学院课程设计报告6VHDL 是超高速集成电路硬件描述语言（Very-High-Speed Integrated Circuit Hardware Description Language） 。VHDL 作为 IEEE 标准的硬件描述语言和 EDA的重要组成部分，经过十几年的发展、应用和完善，以其强大的系统描述能力、规范的程序设计结构、灵活的语言表达风格和多层次的仿真测试手段，在电子设计领域受到普遍的认同和广泛的接受，成为现代 EDA领域的首选硬件设计语言。 VHDL的程序结构特点是将一项工程设计，关于用 VHDL和原理图输入进行 CPLD/FPGA
8、设计的粗略比较；在设计中，采用原理图输入的设计方式比较直观。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是 VHDL 系统设计的基本点。VHDL 的特点如下： （1）VHDL 支持自上向下和基于库的设计方法，并且支持同步电路、异步电路、现场可编程门阵列器件（FPGA）以及其他随即的电路的设计。 （2）强大的系统硬件描述功能。VHDL 具有多层次的设计描述功能，既可描述系统级电路，又可描述门级电路。 （3）独立于器件的设计。 （4）支持广泛、易于修改。目前大多数 EDA 工具都支持 VHDL。（5）强大的移植能力，易于
9、共享和调用。由于 VHDL 语言是一种描述、模拟、综合、优化和布线的标准硬件描述语言， 因此它可以使设计成果在设计人员之间方便地进行交流和共享,从而减小硬件电路 设计的工作量,缩短开发周期。VHDL 的设计流程如下： （1）文本编辑：VHDL 文件保存为.vhd 文件，Verilog 文件保存为.v 文件 （2）功能仿真：将文件调入 HDL 仿真软件进行仿真，检查逻辑功能正确性。 （3）逻辑综合：将源文件调入逻辑综合软件进行综合，逻辑综合软件会生成.edf 或.edif 的 EDA 工业标准文件。 （4）布局布线：把设计好的逻辑安放 PLD/FPGA 内。 （5）时序仿真：需要利用在布局布线中获得的精确参数，
