习题数电参考答案(终)

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1、第一章 数字逻辑概论1.1 数字电路与数制信号1.1.1 试以表 1.1.1 所列的数字集成电路的分类为依据，指出下列 IC 器件属于何种集成度器件：（1）微处理器；（2）计数器；（3）加法器；（4）逻辑门；（5）4 兆位存储器。解：依照表 1.1.1 所示的分类，所列的五种器件：（1） 、 （5）属于大规模；（2） 、 （3）属于中规模；（4）属于小规模。1.1.2 一数字信号波形如图题 1.1.2 所示，试问该波形所代表的二进制数是什么？解：图题 1.1.2 所示的数字信号波形的左边为最高位（MSB ） ，右边为最低位（LSB ） ，低电平表示 0，高电平表示 1。该波形所代表的二进制数为

2、 010110100。1.1.3 试绘出下列二进制数的数字波形，设逻辑 1 的电压为 5V，逻辑 0 的电压为 0V。（1）001100110011 （2）0111010 （3）1111011101解：用低电平表示 0，高电平表示 1，左边为最高位，右边为最低位，题中所给的 3 个二进制数字的波形分别如图题 1.1.3（a） 、 （b） 、 （c）所示，其中低电平为 0V，高电平为5V。1.1.4 一周期性数字波形如图 1.1.4 所示，试计算：（1）周期；（2）频率；（3）占空比。 解： 因为图题 1.1.4 所示为周期性数字波，所以两个相邻的上升沿之间持续的时间为周期，T=10ms 。频率

3、为周期的倒数，f=1/T=1/0.01s=100Hz 。占空比为高电平脉冲宽度与周期的百分比，q=1ms/10ms100%=10% 。1.2 数制1.2.1 一数字波形如图 1.2.1 所示，时钟频率为 4kHz，试确定：（ 1）它所表示的二进制数；（2）串行方式传送 8 位数据所需要的时间；（3）以 8 位并行方式传送的数据时需要的时间。解： 该波形所代表的二进制数为 00101100。时钟周期 T=1/f=1/4kHz=0.25ms。串行方式传送数据时，每个时钟周期传送 1 位数据，因此，传送 8 位数据所需要的时间 t=0.25ms8=2ms。8 位并行方式传送数据时，每个时钟周期可以将

4、 8 位数据同时并行传送，因此，所需的时间 t=0.25ms。1.2.2 将下列十进制数转换为二进制数、进制数和十六进制数（要求转换误差不大于 2-4）：（1） 43 （2）127 （3）254.25 （4）2.718解： 此题的解答可分为三部分，即十-二、十- 八和十-十六转换。解题过程及结果如下：1十-二转换（1）将十进制整数 43 转换为二进制数，采用短除法 ，其过程如下： 从高位到低位写出二进制数，可得（43）D=（101011）B。（2）将十进制数 127 转换为二进制数，可以采用短除法 ，也可以采用拆分法。采用短除法 ，将 127 逐次除 2，所得余数即为二进制数， （127）D=

5、（1111111）B 。采用拆分法 ，由于 27=128，所以可得（127）D =27-1=（10000000）B （1111111）B。（3）将十进制数 254.25 转换为二进制数，由两部分组成：整数部分（254）D=（11111110）B ，小数部分（0.25）D=（0.01）B。对于小数部分的十-二进制转换，才用 连乘法，演算过程如下：0.252=0.50b-1 高位0.5 2=1.01b-2 低位将整数部分和小数部分的结果相加得（254.25）=（11111110.01） 。为了检查转换结果的误差，可以将转换结果返回到十进制数，即 27+26+25+24+23+22+21+2-2=2

6、54.25，可见没有转换误差。（4）将十进制数 2.718 转换为二进制数，由两部分组成：整数部分（2） D=（10） B；小数部分（0.718） D=（0.10110111 ） B，其演算过程如下：0.7182=1.4361b-1 高位0.4362=0.8720b-20.8722=1.7441b-3 0.7442=1.4881b-40.4882=0.9760b-50.9762=1.9521b-60.9522=1.9041b-70.9042=1.8081b-8 低位两部分结果之和为(2.718) D=(10.10110111)B=21+2-1+2-3+2-4+2-6+2-7+2-82.6875

7、转换误差为 2.7182.6875=0.0305VT， 时，MOS 管处于截止状态；当 vGS VT，且 vDS （v GSVT）时，MOS 管处于饱和导通状态。对于图题 3.1.4（d） ，vGS= -5V，v DS= -5V，可以判断该 MOS 管处于饱和导通状态。3.1.5 为什么说 74HC 系列 CMOS 与非门在+5V 电源工作时，输入端在以下四种接法下都属于逻辑 0：（1）输入端接地；（2）输入端接低于 1.5V 的电源；（3）输入端接同类与非门的输出低电压 0.1V；（ 4）输入端接 10K 的电阻到地。解：对于 74HC 系列 CMOS 门电路来说，输出和输入低电平的标准电压

8、值为：VOL=0.1V，V IL=1.5V。因此有：（1）v 1=0 （4）对于图题解 3.2.2 所示的与非门电路，考虑 A 端接 10k 电阻接地，B 端悬空时，则电源电压 分配到 电阻、T 1 的发射结（0.7V）和 10k 电阻上，显然，C=51(4)bRkW此时输入端也属于逻辑 1。3.2.3 设有一 74LS04 反相器驱动两个 74ALS04 反相器和四个 74LS04 反相器. (1) 问驱动门是否超载?(2) 若超载，试提出一改进方案 ; 若未超载，问还可增加几个 74LS00 门?解：（1）根据题意，74LS04 为驱动门，同时它又是负载门，负载门中还有74ALS04。从附

9、录 A 中查出 74LS04 和 74ALS04 的参数如下（不考虑符号） 。74LS04： ， ； ，(max)8OLIA=(max)0.4OHIA=(max)0.4ILA=(max)0.2IHA=74ALS04 ： ，(ax)0.1ILm(ax)0.2IHmA=4 个 74ALS04 的输人电流为： ，441.6IL。(ax).2.8IHA=2 个 74ALS04 的输人电流为： ，(ax)20.2ILmA=。(ma)0.4IHm 拉电流负载情况下如图题解 3.2.3（a）所示，74LS04 总的拉电流为两部分即 4个 74LS04 的高电平输人电流最大值 ；2 个 74ALS04 的高电

10、平输(x)0.8IH=人电流最大值 。两部分拉电流之和为 0.08mA0.04Ma=0.12mA。2(ax)0.4IHA=而 74LS04 能提供 0 .4mA 的拉电流，并不超载。 灌电流负载情况如图题解 3.2.3（b）所示，驱动门的总灌电流为l.6mA0.2mA=18mA 。而 74LS04 能提供 8mA 的灌电流，也未超载。(2）从上面分析计算可知，74LS04 所驱动的两类负载无论是灌电流还是拉电流均未超载，仍有一定的负载裕量。在拉电流负载情况下电流裕量为 0.4mA0.12mA=0.28mA，可增加 74LS00 负数为 0.28mA0.02mA=14。在灌电流负载情况下电流格量

11、为 8mA18mA=6.2mA，可增加 74LS04 负数为 6.2mA0.4mA 15。综合考虑，除了 2 个 74ALS04 反相器和 4 个 74LS04 反相器负载外，再增加负载 74LS04数目不能超过 14 个。3.2.4 图题 3.2.4 所示为集电极开路门 74LS03 驱动 5 个 CMOS 逻辑门，已知 OC 门输出管截止时的漏电流 IOZ=0.2mA;负载门的参数为:V IH(min)=4V，V IL(max)=1V，I IL=IIH=1uA. 试计算上拉电阻的值.解：从附录 A 查得 74LS03 的参数为： ， ，(min)2.7OHV=(ax)0.5OLV=。根据式

12、（3.1.6）和式（3.1.7）可以计算出上拉电阻的值。(max)8OLI=灌电流情况如图题解 3.2.4（a）所示，74LS03 输出为低电平，有 ()50.1.05ILtolImA=(ax)(min)(ax) (.)0.568DOLpItolVVR kI m-=W拉电流情况如图题解 3.2.4（b）所示，74LS03 输出为高电平，由于 ，为()50.10.IHtoalIHA=(in)(mi)OHIHVB，L 1=1，L 2=L3=0;当 AB 的逻辑表达式01011BFBA填卡诺图，如图题解 4.4.24（a）所示，并对“0”画包围圈得)()()()( 0101010110111 BAB

13、AB 所以，可用五个 2 输入端或门、一个 5 端与门和两个非门实现 AB，如图题解 4.4.24（b）所示。4.4.25 试设计一个 8 位相同数值比较器，当两数相等时，输出 L=1，否则 L=0。解：8 位相同数值比较要求对应的 2 位数相等。首先设计两个 1 位二进制数相等的比较器，设两个 1 位二进制数为 Ai、B i，输出为 Li，则列出 1 位二进制数相等时的真值表，如表题解 4.4.25 所示。由真值表写出逻辑表达式（i=07）iiiii BABL如果两个 8 位二进制数相等，则它们对应的每 1 位应相等。设 8 位比较器的输出为L，则 76543210 76576543210

14、BABABABALLL 由逻辑表达式可得逻辑图，如图题解 4.4.25 所示。4.4.26 试用数值比较器 74HC85 设计一个 8421BCD 码有效性测试电路，当输入为8421BCD 码时，输出为 1，否则为 0。解：BCD 码的范围是 00001001，即所有有效的 BCD 码小于 1010。用 74HC85 构成的测试电路如图题解 4.4.26 所示，当输入的 8421BCD 码小于 1010 时，F AB 输出为 1，否则为 0。4.4.27 试用数值比较器 74HC85 和必要的逻辑门设计一个余 3 码有效性测试电路，当输入为余 3 码时，输出为 1，否则为 0。解：余 3 码的

15、范围是 00111100。因此，需要两片 74HC85 和一个或非门构成测试电路，如图题解 4.4.27 所示。当输入数码在 00111100 范围内，片（1）F AB 和片（2）的FAB 有 0 和 1 两种可能.因此，74HC283 的输入有两种情况.当 AB 时， FAB=1，则加法器的输入为 、 ，其输出为A1BBAS1当时，F AB，则加法器的输入为 FAB=0， ，则加法器的输入为 、A0其输出为 B0AS1该电路实现减法功能4.4.33 试用若干片 74x283 构成一个 12 位二进制加法器，画出连接图。此加法器能否用 74x182 构成超前进位的级联方式，为什么？解：构成一个 12 为二进制加法器，需要片 74x283，以串行进位的方法连接，如图题解.4.33 所示由于 74x283 没有超前进位输出端、信号输出，因此，不能用74x182 构成超前进位的级联方式.4.4.34 试用若干片 74LS182 构成一个 16 位全超前进位产生器，画出逻辑示意图。解：74LS182 为 4 位全超前进位产生器，用 5 片 74LS182 可以构成一个 16 位全超前进位产生器，逻辑示意图如图题解 4.4.34 所示.其中片(0)(3)产生超前进位的产