《高速采集系统实验报告》由会员分享，可在线阅读，更多相关《高速采集系统实验报告（4页珍藏版）》请在金锄头文库上搜索。
1、电子系统设计实验报告题目：高速数据采集系统作者姓名 指导教师 专业班级 自动化 1401 学 院 信息工程学院 提交日期 2016 年 01 月 06 日 高速数据采集系统姓名 专业班级 自动化 1401 1. 设计题目设计一高速数据采集系统，对输入模拟信号为频率 、 的正弦信kHz20pV号进行采集。采样频率设定为 。通过按键启动一次数据采集，每次连续MHz25采集 128 点数据，单片机读取 128 点数据后在 LCD 模块上回放显示信号波形。L C D 模块键盘单片机 F P G A 高速 A D C 信号调理模拟信号图 1-1 高速数据采集系统原理框图2. 系统方案L C D 模块键盘
2、单片机F P G A高速 A D C 信号调理模拟信号控制逻辑图 2-1 高速数据采集系统设计方案由于笔者主要进行 FPGA 程序设计，所以下面注重介绍 FPGA 的设计。3. FPGA 模块的设计FPGA 主要进行两个方面的作用：1) 接收单片机对高速 ADC 的控制信号，并对高速 ADC 进行采集，存储，转换，发送。2) 作为单片机对于 LCD、键盘的控制逻辑的设计。3.1 FIFO 数据缓冲电路的设计图 3-1 FIF0 数据缓冲电路的顶层原理图其中 fifo0 为一个 1288 位的数据缓冲器，与队列概念相像。TSB 为一个三态缓冲器。fifo0 写端口的数据线与高速 A/D 转换器的
3、数据线直接相连，FIFO 写时钟和高速 AD 转换器采用同一时钟信号 CLK0(我使用数码管的 CLKIN)。fifo0 的读端口与单片机并行总线相连。由于 FIFO 的数据输出端口没有三态输出的功能，为了能与单片机数据总线相连，数据输出端口采用了三态缓冲器。fifo0 的仿真结果如 3-2 所示：图 3-2 fifo0 仿真结果其中，为了方便仿真，我将 1288 的 FIFO 换成了 168 的 FIFO。从仿真结果可以看出，当 wrreq 为高电平时，开始采集数据。当 wrclk 上升沿采集数据后，FIFO 满了，wrfull 置高电平。从 FIFO 的前两个字节是无效的。当读到第三个字节
4、时，wrfull 从高电平到低电平。三态缓冲器 TSB 仿真结果如图 3-3 所示：图 3-3 TSB 仿真结果从仿真结果可以看出，当 EN 为低电平时，do 为高阻态，当 EN 为高电平，do 等于 di。3.2 LCD 与键盘电路设计LCD 与键盘顶层原理图如图 3-4 所示。我根据电路原理图取消了 RC 振荡电路顶层原理图( 没有外层电路)和单片机与 LCD 的复位连接(其中 LCD 与单片机复位已经电路连接了)图 3-4 LCD 与键盘顶层原理图此次的 LCD 与键盘电路非此次重点，不再过多描述。4. 实验感受非常遗憾，在写此次实验报告时，由于时间条件有限，实验并没做出结果。但通过设计了 FPGA 模块，我基本已经把实验板的电路连接，模块的拼接和软件的使用十分的熟练。我对于单片机的学习一直有着热情。这次最大的收获是解决了一直以来困惑自己的单片机外围模块的使用和理解。将 FPGA 作为一个单片机的外围芯片对我的单片机的使用方式又一个自己观念的刷新。FPGA 有非常灵活的设计方式，能够将一些逻辑通过电路的形式表现出来。
