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1、1本科生期末试卷 五 一 选择题（每题 1 分，共 10 分）1对计算机的产生有重要影响的是：_。A 牛顿、维纳、图灵 B 莱布尼兹、布尔、图灵 C 巴贝奇、维纳、麦克斯韦 D 莱布尼兹、布尔、克雷 2假定下列字符码中有奇偶校验位，但没有数据错误，采用偶校校验的字符码是_。A 11001011 B 11010110 C 11000001 D 110010013按其数据流的传递过程和控制节拍来看，阵列乘法器可认为是_。A 全串行运算的乘法器 B 全并行运算的乘法器 C 串并行运算的乘法器 D 并串型运算的乘法器 4某计算机字长 32 位，其存储容量为 16MB，若按双字编址，它的寻址范围是_。A
2、 016MB B 08M C 08MB D 016MB5双端口存储器在_情况下会发生读 / 写冲突。A 左端口与右端口的地址码不同 B 左端口与右端口的地址码相同C 左端口与右端口的数据码相同 D 左端口与右端口的数据码不同6程序控制类指令的功能是_。A 进行算术运算和逻辑运算 B 进行主存与 CPU 之间的数据传送 C 进行 CPU 和 I / O 设备之间的数据传送 D 改变程序执行顺序 7由于 CPU 内部的操作速度较快，而 CPU 访问一次主存所花的时间较长，因此机器周期通常用_来规定。A 主存中读取一个指令字的最短时间 B 主存中读取一个数据字的最长时间 C 主存中写入一个数据字的平
3、均时间 D 主存中读取一个数据字的平均时间 8系统总线中控制线的功能是_。A 提供主存、I / O 接口设备的控制信号响应信号 B 提供数据信息 C 提供时序信号 D 提供主存、I / O 接口设备的响应信号 9具有自同步能力的记录方式是_。A NRZ0 B NRZ1 C PM D MFM10IEEE1394 的高速特性适合于新型高速硬盘和多媒体数据传送，它的数据传输率可以是_。A 100 兆位 / 秒 B 200 兆位 / 秒 C 400 兆位 / 秒 D 300 兆位 / 秒二 填空题（每题 3 分，共 24 分）1 Cache 是一种 A. _存储器，是为了解决 CPU 和主存之间 B.
4、 _不匹配而采用的一项重要硬件技术。现发展为多级 cache 体系，C. _分设体系。2 RISC 指令系统的最大特点是：A. _；B. _;C. _种类少。只有取数 / 存数指令访问存储器。3 并行处理技术已成为计算计技术发展的主流。它可贯穿于信息加工的各个步骤和阶段。概括起来，主要有三种形式 A. _并行；B. _并行；C. _并行。4. 为了解决多个 A. _同时竞争总线， B. _必须具有 C. _部件。5. 软磁盘和硬磁盘的 A. _原理与 B. _方式基本相同，但在 C. _和性能上 存在较大差别。6选择型 DMA 控制器在 A. _可以连接多个设备，而在 B. _只能允许连接一个
5、设备，适合于连接 C. _设备。7主存与 cache 的地址映射有 A. _、B. _、C. _三种方式。其中组相连方式适度地兼顾了前二者的优点，又尽量避免其缺点，从灵活性、命中率、硬件投资来说较为理想。28流水 CPU 是以 A. _为原理构造的处理器，是一种非常 B. _的并行技术。目前的 C. _微处理器几乎无一例外的使用了流水技术。三 应用题 1. （11 分）CPU 执行一段程序时，cache 完成存取的次数为 3800 次，主存完成存取的次数为 200次，已知 cache 存取周期为 50ns,主存为 250ns,求 cache / 主存系统的效率和平均访问时间。2. （11 分）
6、某加法器进位链小组信号为 C4C3C2C1 ，低位来的信号为 C0 ，请分别按下述两种方式写出 C4C3C2C1 的逻辑表达式。（1） 串行进位方式 （2） 并行进位方式3. （11 分）图 B5.1 所示为存贮器的地址空间分布图和存贮器的地址译码电路，后者可在 A 组跨接端和 B 组跨接端之间分别进行接线。 74LS139 是 2 ： 4 译码器，使能端 G 接地表示译码器处于正常译码状态。要求：完成 A 组跨接端与 B 组跨接端内部的正确连接，以便使地址译码电路按图的要求正确寻址。图 B5.14. （11 分）运算器结构如图 B5.2 所示，R 1 ，R 2，R 3 是三个寄存器，A 和
7、B 是两个三选一的多路开关，通路的选择由 AS0 ,AS1 和 BS0 ，BS 1 端控制，例如 BS0BS1 = 11 时，选择 R3 ，BS 0BS1 = 01 时，选择 R1，ALU 是算术 / 逻辑单元。S 1S2 为它的两个操作控制端。其功能如下：图 B5.2S1S2 = 00 时，ALU 输出 = A S1S2 = 01 时，ALU 输出 = A + BS1S2 = 10 时，ALU 输出 = A BS1S2 = 11 时，ALU 输出 = AB 请设计控制运算器通路的微指令格式。35. （11 分）集中式仲裁有几种方式？画出独立请求方式的逻辑图，说明其工作原理。6. （11 分）
8、单级中断中，采用串行排队链法来实现具有公共请求线的中断优先级识别，请画出中断向量为 001010，001011，001000 三个设备的判优识别逻辑图。本科生期末试卷五答案 一 选择题1 B 2. D 3. B 4. B 5. B 6 D 7. A 8. A 9.C 、D 10. A 、B 、C二 填空题。1.A.高速缓冲 B.速度 C.指令 cache 与数据 cache2. A.指令条数 B.指令长度 C.指令格式和寻址方式3.A.时间 B.空间 C.时间 + 空间并行 4.A.主设备 B.控制权 C.总线仲裁5.A.存储 B.记录 C.结构 6.A.物理 B.逻辑 C.高速7.A.全相连
9、 B.直接相连 C.组相连 8.A.时间并行性 B.经济而实用 C.高性能。三 应用题 1. 解 ：命中率 H = Ne / （N C + Nm） = 3800 / (3800 + 200) = 0.95主存慢于 cache 的倍率 ：r = t m / tc = 250ns / 50ns = 5访问效率 ：e = 1 / r + (1 r)H = 1 / 5 + (1 5)0.95 = 83.3%平均访问时间 ：t a = tc / e = 50ns / 0.833 = 60ns2. 解 ：（1）串行进位方式：C1 = G1 + P1 C0 其中： G1 = A1 B1 ，P 1 = A1B
10、 1C2 = G2 + P2 C1 G2 = A2 B2 ，P 2 = A2B 2 C3 = G3 + P3 C2 G3 = A3 B3 , P3 = A3B 3C4 = G4 + P4 C3 G4 = A4 B4 , P4 = A4B 4(2) 并行进位方式：C1 = G1 + P1 C0 C2 = G2 + P2 G1 + P2 P1 C0C3 = G3 + P3 G2 + P3 P2 G1 + P3 P2 P1 C0C4 = G4 + P4 G3 + P4 P3 G2 + P4P3 P2 G1 + P4 P3 P2 P1 C0其中 G1G4 ，P 1P4 表达式与串行进位方式相同。3.
11、解：根据图 B5.3 中已知， ROM1 的空间地址为 0000H3FFFH，ROM 2 的地址空 间地址为 4000H7FFFH，RAM 1 的地址空间为 C000HDFFFH，RAM 2 的地址空间为E000HFFFFH。 4图 B5.3对应上述空间，地址码最高 4 位 A15A12 状态如下：00000011 ROM101000111 ROM211001101 RAM111101111 RAM2 2 ：4 译码器对 A15A12 两位进行译码，产生四路输出，其中 ：y 0 = 00 对应 ROM1 ， y1 = 01对应 ROM2 ， y3 = 11 对应 RAM1 和 RAM2。然后用
12、 A13 区分是 RAM1（A 13 = 0）还是 RAM2（A 13 = 1） ，此处采用部分译码。由此，两组端子的连接方法如下：16， 25， 37， 812， 1114， 93 4. 解： 采用水平微指令格式，且直接控制方式，顺序控制字段假设 4 位，其中一位判别测试位：2 位 2 位 2 位 3 位 1 位 3 位 直接控制 顺序控制 当 P = 0 时，直接用 AR 1AR 3 形成下一个微地址。当 P = 1 时，对 AR 3 进行修改后形成下一个微地址。5. 解 ：有三种方式：链式查询方式、计数器定时查询方式、独立请求方式。独立请求方式结构图如图 B5.4：图 B5.46. 解：逻辑图如图 B5.5：AS0 AS1 S1 S2 BS0 BS1 LDR1，LDR 2 ，LDR 3 P AR1，AR 2，AR 35图 B5.5
