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1、数字电子技术,第六章 时序逻辑电路的分析和设计,时序电路:,6.1.1 结构,Xi:现在输入(外部输入),Zj:现在输出,Yr:存储单元输入,Qm:存储单元输出,6.1时序逻辑电路的概述,在数字电路中，凡是任一时刻的稳定输出不仅决定于该时刻的输入，而且还和电路原来的状态有关者，都叫做时序逻辑电路，简称时序电路。,三组逻辑方程:,1.输出方程:Zj=F1(Xi , Qm),米利型(Mealy),Zj=F 1(Qm),莫尔型(Moore),2.驱动方程(激励方程):Yr=F2(Xi , Qm),3.状态方程:Qmn+1=F3(Yr , Qmn ),米利型时序电路:输出决定于现态和电路当前的输入。,
2、莫尔型时序电路:输出仅决定于电路的现态。,同步时序电路:各个触发器的时钟脉冲CP统一.,（1） 根据时钟分类:,6.1.2时序电路的分类：,异步时序电路:各个触发器的时钟脉冲CP不统一。,（2）根据输出分类:,在数字电路中，能够记忆输入脉冲个数的电路称为计数器。,计数器,二进制计数器,十进制计数器,N进制计数器,加法计数器,同步计数器,异步计数器,减法计数器,可逆计数器,加法计数器,减法计数器,可逆计数器,二进制计数器,十进制计数器,N进制计数器,6.1.3时序逻辑电路的功能描述,1.逻辑方程式:,Zj=F1(Xi , Qm)Zj=F 1(Qm)Yr=F2(Xi , Qm)Qmn+1=F3(Y
3、r , Qmn ),2.状态转移表,Mealy型,Q2nQ1n,X,Q2n+1Q1n+1/Z,00,01,10,11,1,0,01/0,10/0,00/1,11/0,11/1,00/0,10/0,01/0,3.状态图,Q2Q1,X,Z,00,0/0,01,0/0,10,0/0,11,0/1,1/1,1/0,1/0,1/0,2.状态转移表,Moore型,Q2nQ1n,X,00,01,10,11,1,0,01,10,00,11,Q2n+1Q1n+1,Z,11,00,10,01,0,0,1,0,3.状态图,Q2Q1,Z,X,00,0,0,01,0,0,10,0,0,11,1,0,1,1,1,1,2.
4、状态转移表,Moore型(无输出),Q2n Q1n,Q2n+1 Q1n+1,0 0,0 1,0 1,1 0,1 0,1 1,1 1,0 0,3.状态图,Q2Q1,00,01,10,11,4.时序图,6.2 时序电路的分析方法,1. 根据给定的电路图写出时钟方程,驱动方程,输出方程.,2.求状态方程.,3.求状态表,状态图或时序图.,4.说明电路的逻辑功能.,6.2.1时序电路的分析方法,步骤：,例:分析以下电路,D0 Q0,D1 Q1,CP,解:,写方程:,状态方程:,状态表:,Q1n Q0n,Q1n+1 Q0n+1,0 0,0 1,0 1,1 1,1 0,0 0,1 1,1 0,状态图:,S
5、0,S1,S3,S2,S0,S1,S3,S2,模:有效状态数,有效状态:编码时使用的状态,无效状态:编码时没有使用的状态,有效循环:在有效状态中的循环,无效循环:在无效状态中的循环,自启动:电路在无效状态中,经过若干CP后能返回到有效状态,模=4,同步四进制计数器,例:分析以下电路,D0 Q0,J Q1,K,CP,解:,写方程:,状态方程:,状态表:,Q1n Q0n,0 0,0 1,0 1,1 0,1 0,1 1,1 1,0 0,Q1n+1 Q0n+1,状态图:,S0,S1,S3,S2,同步四进制加计器,例:分析以下电路,解:,写方程:,输出与输入无关，为莫尔型时序电路。,状态方程:,状态表:
6、,Q1n+1=J1Q1n,+K1,Q1n,=(XQ0n)Q1n,+(XQ0n),Q1n,=XQ0nQ1n,状态图:,Q1Q0,X,S,Y,X,S0,0,0,S1,0,0,S2,0,0,S3,1,0,1,1,1,1,X=0,同步四进制加计器,X=1,同步四进制减计器,Y,异步时序电路的分析(CP不统一):,分析中,CP作为变量考虑,例:,D0 Q0,J Q1,K,CP,解:,CP0=CP,CP1=CP,异步,Q1n Q0n,0 0,1,0 1,0,1 0,1,1 1,0,Q1n+1 Q0n+1,1,0,0,1,Q1n Q0n,0 0,1,0 1,0,1 0,1,1 1,0,Q1n+1 Q0n+1
7、,1,0,0,1,CP,Q0,Q1,异步四进制计数器,6.2.2典型时序逻辑电路类型,1.寄存器和移位寄存器,(1)寄存器,二拍接受四位数据寄存器,单拍接受四位数据寄存器,单拍接受四位数据寄存器,由多个边沿触发器构成，适用于数据信号超前于写使能信号有效的场合。,写使能信号CP为脉冲信号，当使能CP为有效边沿时，输入端的数据Di被写入相应位的触发器，Qi=Di；否则，触发器输出Qi保持原来的状态，与输入端的数据Di无关。,(2)移位寄存器由多位边沿D触发器组成，激励输入端按位序i顺序串接。,寄存器内的数据可以向左移或向右移，每个时钟脉冲CP使数据移动一位。,左移时串行数据从SL（最低位寄存器输入
8、端D0）逐位移入，其他各位的次态为相邻低位的现态。,各触发器次态方程：Qin+1=Qi-1n ；Q0n+1= SL,激励关系：各触发器激励Di接相邻低位输出Qi-1,各触发器激励方程：Di=Qi-1 ； D0= SL,右移时串行数据由SR（最高位寄存器输入端Dm ）逐位移入， 其他各位的次态为相邻高位的现态。,各触发器次态方程：Qin+1=Qni+1 ；Qmn+1= SR,激励关系：各触发器激励D i接相邻高位输出Qi+1,各触发器激励方程：Di=Qi+1 ； Dm= SR,右移时相当于数据除“2”，R=R/2,双向移位寄存器,由功能选择信号S控制移位寄存器实现左移或向右移,各触发器的激励输入
9、Di由“与或门”控制。,例：当S=0右移；S=1移左；则：Di=SQi+1+SQi-1,2.计数器,功能：累计时钟脉冲的个数、分频、定时、产生节拍脉冲。,特点：状态码随CP周期性循环，循环个数称为 “模”M 。,分类：1、按计数器按计数体制若n个触发器构成的计数器具有模M=2n 、且状态码变化有自然二进制数序的特点，就称为n位二进制计数器；若模M2n 、或状态码变化不符合二进制数序特点称M（模）进制计数器，最常用的是“模”为10的十进制计数器。 2、按状态码值的增减趋势分计数器状态码变化有数序特点、且呈递增趋势变化的称加计数器；呈递减趋势变化的称减计数器；在信号控制下既可递增也可递减计数的称可
10、逆计数器。 3、按计数脉冲引入方式分计数脉冲直接控制计数器电路中所有触发器的时钟触发端CP，称同步计数器；否则就称异步计数器。,n位环形计数器（模M=n）：由n位移位寄存器构成，串行输出反馈连接串行输入端。没有自启动能力，需要预置有效状态码后启动。,SL(SR)=Qi, M=n,主循环的每个状态中只有一个“1”(或“0”),有(2n-n)个多余状态。,n位扭环形计数器（模M=2n）：由n位移位寄存器构成，串行反相输出端连接串行输入端。没有自启动能力，启动时使其复位进入有效状态“0”。,SL(SR)=Qi, M=2n, 有(2n-2n)个多余状态。,3.脉冲分配器,4.序列信号发生器,6.3 同
11、步时序电路的设计,计数器设计,序列检测器设计,序列发生器设计,方法:,方程比较法:状态方程和特性方程相比较,激励表法:,状态图法:,方程比较法:,按要求确定所用触发器的种类和个数,列出状态表,状态方程,特性方程,检查能否自启动,画电路图,例:设计一个三进制同步加计器,00,01,10,解:,用两个JK触发器,Q1n Q0n,Q1n+1 Q0n+1,0 0,0 1,0 1,1 0,1 0,0 0,Q1n Q0n,Q1n+1 Q0n+1,0 0,0 1,0 1,1 0,1 0,0 0,Q1n+1,Q1n,Q0n,01,0 1,Q0n+1,Q1n,Q0n,01,0 1,0,1,1,0,0,0,Q1n
12、+1=Q0n=Q0n(Q1n,+Q1n),=Q0n Q1n+Q0nQ1n,Q0n+1=Q1n,Q0n,Q0n+1=J0Q0n,+K0,Q0n,Q1n+1=Q0 Q1n,Q1n+1=J1Q1n,+K1,Q1n,J1=Q0 K1=1,Q0n+1=J0Q0n,+K0,Q0n,J0=Q1,K0=1,检查自启动:,Q1n Q0n,Q1n+1 Q0n+1,1 1,0 0,S0,S1,S2,S3,能自启动,J0,K0,Q0,J1,K1,Q1,“1”,“1”,CP,激励表法:,按要求确定所用触发器的种类和个数,列激励表,驱动方程,状态方程,检查能否自启动,画电路图,Q1 Q0,J1 K1,J0 K0,0 0,0 1,1 0,0 ,1 ,1 , 1, 1,0 ,J1,Q1,Q0,01,0 1,K1,Q1,Q0,01,0 1,0,1,1,J1=Q0,K1=1,J0,Q1,Q0,01,0 1,K0,Q1,Q0,01,0 1,Q1 Q0,J1 K1,J0 K0,0 0,0 1,1 0,0 ,1 ,1 , 1, 1,0 ,1,1,
