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1、NC-Verilog,EDA实践应用国家集成电路设计培养基地,NC-Verilog概述,Cadence的仿真工具NC-Verilog simulator在NC-Launch上进行设计仿真在SimVision分析环境下对设计中的问题进行调试,NC-Verilog概述,在NC-Launch（用于管理大型设计的图形交互接口）上进行设计的仿真。NCLaunch帮助你配置和启动编译器，描述器和仿真器。,NC-Verilog概述,在SimVision分析环境下进行对设计中的问题的调试。 SimVision是一个candence 仿真器统一的图形化的调试环境。SimVision可以用于调试用verilog，
2、vhdl，SystemC或者它们混合写成的数字，仿真，或数模混合电路的设计。,两种模式运行SimVision,Simulate模式 在Simulate模式下你可以实时的看到仿真的数据。也就是说，你可以在仿真的过程中就进行数据的分析。你可以通过对设计设置断点和分步来达到控制仿真的。控制台窗口 Console Window 源浏览器 Source Browser 设计浏览器 Design Browser 循环阅读器 Cycle Viewer原理图追踪 Schematic Tracer 信号流浏览器 Signal Flow Browser 波形窗口 Waveform Window 寄存器窗口 Reg
3、ister Window,两种模式运行SimVision,Post-processing environment (PPE)模式 在PPE模式下，对仿真结果数据的分析是在仿真过程结束了后进行的。除了仿真器之外，你能访问所有的SimVision的工具 。要在PPE模式下运行，你必须先对设计进行仿真，然后把仿真的资料存到一个文件中，你可以随时从simulation模式切换到PPE模式，但是不能在PPE模式切换到simulation模式中去。,准备工作介绍,在仿真已有的设计以前，必须编译和描述它。编译过程将把源文件中的用HDL编写的单元编译成内在的描述。描述设计将在设计的实例化，结构化信息的基础上建
4、立设计的层次结构，建立信号的连接，计算所有对象的初始值。编译，描述和仿真自己的设计要用到以下的工具：Ncvlog： 编译Verilog源文件。 ncelab 描述设计并且生成仿真的snapshot。ncsim 对snapshot进行仿真仿真。,准备工作介绍,本例将演示如何在多步实现（multi-step）的模式下使用NCLaunch。文件路径: (ftp模式访问)网上邻居选项访问服务器账户：stu707访问密码：stu2016,启动NClaunch,在拷贝了源文件的文件夹下面启动nclaunch -new & 多步模式（Multiple Step）使用ncvlog和ncelab命令来编译和描述
5、你的设计；单步模式（Single Step）使用ncverilog命令。选择多步模式。,选择多步模式Multiple step,选择creat cds.lib file，弹出第二个对话框，直接点save，在新对话框中点击ok，之后在最初的对话框中点击Ok。,nclaunch的主窗口：左边的窗口中显示了当前目录下的所有文件，在编译和描述后会在右边显示设计的库。,在在仿真你的设计以前，必须用编译器编译源文件，并且用描述器（elaborator）把设计描述成snapshot的形式。NCLaunch的主窗口让你可以连接你编译和描述设计所需要的工具,VHDL 编译器（compiler）,Verilog
6、编译器（compiler）,NC浏览（NCBrowse）,描述器（Elaboretor）,仿真/仿真器（Simulator）,波形察看窗口（Waveform Window）,选中2个.v文件点击,进行编译，之后会在右边窗口中看到帽子图标（工作库）下面产生2个文件。,现在要描述你的设计：要展开库（worklib）,选择顶层单元（也就是测试中的module）,然后选择描述按钮（elabrate ）,但是在这之前要设置参数，选中module后选择toolsElaborator 进行设置。,设置参数时注意将 AccessVisibility按钮选中并且它的值是All，这个选项意味着全部存取（读，写，连
7、接探测）来仿真目标，这样就可以在仿真的数据库里面探测目标和范围，调试你的设计。 由于不是所有的代码都加了时间，为防止报错在此处加间。然后点击ok即可。,在上述步骤之后，会生成一个你的设计对应的snapshot，仿真就是针对这个Snapshot进行的。如图示，选中该文件，点击仿真按钮,之后就启动了simulator,会弹出2个窗口 ：设计浏览器（Design Browser）和控制窗口（Console window）,设计浏览器（Design Browser）,在启动的时候，控制窗口（Console Window）有两个窗口。SimVison窗口让你可以输入SimVison的命令；仿真器（sim
8、ulator）窗口让你可以输入Tcl simulator命令。在你运行仿真的时候，控制窗口（console window）同样会在SimVision和simulation窗口中显示消息。,控制窗口（Console Window）,SimVision让你控制和查询你的设计仿真。SimVision中你可以存储个别目标或者范围的仿真数据，这可以使得仿真数据尽量的小。 因此需要设置探测类型： 在设计窗口中，点击test_drink _machine图示旁边的加号，展开设计的层次结构。选择顶层模块-选择菜单Simulation-Create Probe 本例中是对所有的模表和范围进行探测，因此是从顶层开
9、始的。,针对这个探测: 选择Include sub-scopes下拉菜单中的all选项以包含所有设计的子域。选择Include within each scope下拉菜单中的all选项以包含输入，输出 和端口。 取消选中Add to waveform display。,在控制窗口（console window）中选择SimulationRun。 SimVision就会仿真，然后把仿真的结果数据存在默认的数据库里面。,执行操作之后会显示,以波形的形式研究仿真的资料,在u_drink_machine模块中选择要显示在波形窗口中的信号。选中后点击waveform按钮这样就可以打开波形窗口了。,有波形
10、显示的波形显示窗口,当观察一个波形的时候，有时候把信号的值显示成ASCII码串很有用。 比如说，当state的值是1的时候，用户投入了5美分；当state的值是2的时候，用户投入了10美分。把state的波形显示成5和10比显示成1和2更容易理解。要把信号定义信号值为ASCII串，需要定义一个mnemonic map ：在波形窗口中选中该信号，然后选择WindowsToolsMnemonic Maps打开Mnemonic Maps的属性设置窗口,点击新建map按钮新建一个 mnemonic map,定义mnemonic map的第一个入口 ：改变默认的进制，点击h 不放然后选择d 。双击Val
11、ues Matching区域，输入0, 然后按Tab，进入Relabel As 区域。在其中键入idle，再按tab键继续修改 。,按照上图所示进行修改即可，完成后点击表示确认,选择FileClose Window关闭选项窗口,如果对源代码进行了修改，则要在重新生成一次snapshot，然后在Console Window 点击simulationreinvoke simulator出现图示对话框：,选择yes即可,此时波形窗口如图所示。再在Console Window 点击simulationrun即可,用nc-verilog仿真综合后网表,把DC综合后生成的网表文件（v文件）保存到文件夹nc
12、下把DC综合后生成的标准延时文件（.sdf文件）也保存到nc下再把综合用到的库文件smic25.v也保存到nc下 smic25.v所在路径为：/tools/lib/smic25/feview_s/version1/STD/Symbol/synopsys /Verilog/ smic25.v,加入SDF文件,首先拷贝dc产生的文件。文件在目录dc中，一个sdf文件，一个网表文件，一个库文件在test_drink_machine文件中加入语句：$sdf_annotate(“drink.sdf”，例化名）；重新进行仿真编译,DC综合生成网表文件（V文件）,Format 选项选择：（）类型,DC综合生成标准延时文件（Sdf文件）,SDF version 选1.0 文件名后缀为 .sdf,综合过程的操作参考DC 使用说明,谢谢！,
