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1、题 目：5 段流水 CPU 设计专 业：计算机科学与技术班 级：学 号：姓 名：电 话：2017计算机组成原理 课程设计报告邮 件：完成日期：2017-03-10 周五下午与 与 与 与 与 与 与 与 与 与I华 中 科 技 大 学 课 程 设 计 报 告目 录1 课程设计概述 .21.1 课设目的 .21.2 设计任务 .21.3 设计要求 .21.4 技术指标 .32 总体方案设计 .52.1 扩展指令的设计 .52.2 中断机制设计 .72.3 流水 CPU 设计 .93 详细设计与实现 .113.1 扩展指令的实现 .113.2 中断机制实现 .163.3 流水 CPU 实现 .19
2、4 实验过程与调试 .244.1 测试用例和功能测试 .244.2 主要故障与调试 .314.3 实验进度 .325 设计总结与心得 .335.1 课设总结 .335.2 课设心得 .33参考文献 .352华 中 科 技 大 学 课 程 设 计 报 告1 课程设计概述1.1 课设目的计算机组成原理是计算机专业的核心基础课。该课程力图以“培养学生现代计算机系统设计能力”为目标，贯彻“强调软/硬件关联与协同、以 CPU 设计为核心/层次化系统设计的组织思路，有效地增强对学生的计算机系统设计与实现能力的培养” 。课程设计是完成该课程并进行了多个单元实验后，综合利用所学的理论知识，并结合在单元实验中所
3、积累的计算机部件设计和调试方法，设计出一台具有一定规模的指令系统的简单计算机系统。所设计的系统能在 LOGISIM 仿真平台和 FPGA 实验平台上正确运行，通过检查程序结果的正确性来判断所设计计算机系统正确性。课程设计属于设计型实验，不仅锻炼学生简单计算机系统的设计能力，而且通过进行中央处理器底层电路的实现、故障分析与定位、系统调试等环节的综合锻炼，进一步提高学生分析和解决问题的能力。1.2 设计任务本课程设计的总体目标是利用 FPGA 以及相关外围器件，设计五段流水 CPU，要求所设计的流水 CPU 系统能支持自动和单步运行方式，能正确地执行存放在主存中的程序的功能，对主要的数据流和控制流
4、通过 LED、数码管等适时的进行显示，方便监控和调试。尽可能利用 EDA 软件或仿真软件对模型机系统中各部件进行仿真分析和功能验证。1.3 设计要求（1） 根据课程设计指导书的要求，制定出设计方案；（2） 分析指令系统格式，指令系统功能。（3） 根据指令系统构建基本功能部件，主要数据通路。（4） 根据功能部件及数据通路连接，分析所需要的控制信号以及这些控制信号的有效形式；（5） 设计出实现指令功能的硬布线控制器；3华 中 科 技 大 学 课 程 设 计 报 告（6） 调试、数据分析、验收检查；（7） 课程设计报告和总结。1.4 技术指标（8） 支持 表 1.1 前 27 条基本 32 位 MI
5、PS 指令；（9） 支持教师指定的 4 条扩展指令；（10） 支持多级嵌套中断，利用中断触发扩展指令集测试程序；（11） 支持 5 段流水机制，可处理数据冒险，结构冒险，分支冒险；（12） 能运行由自己所设计的指令系统构成的一段测试程序，测试程序应能涵盖所有指令，程序执行功能正确。（13） 能运行教师提供的标准测试程序，并自动统计执行周期数（14） 能自动统计各类分支指令数目，如不同种类指令的条数、冒险冲突次数、插入气泡数目、load-use 冲突次数、动态分支预测流水线能自动统计预测成功与失败次数。表 1.1 指令集# 指令助记符 简单功能描述 备注1 ADD 加法2 ADDI 立即数加3
6、ADDIU 无符号立即数加4 ADDU 无符号数加5 AND 与6 ANDI 立即数与7 SLL 逻辑左移8 SRA 算数右移9 SRL 逻辑右移10 SUb 减11 OR 或12 ORI 立即数或13 NOR 或非指令格式参考 MIPS32 指令集，最终功能以 MARS模拟器为准。4华 中 科 技 大 学 课 程 设 计 报 告# 指令助记符 简单功能描述 备注14 LW 加载字15 SW 存字16 BEQ 相等跳转17 BNE 不相等跳转18 SLT 小于置数19 STI 小于立即数置数20 SLTU 小于无符号数置数21 J 无条件转移22 JAL 转移并链接23 JR 转移到指定寄存器
7、24 SYSCALL 系统调用If $v0=10 halt(停机指令)else 数码管显示$a0 值25 MFC0 访问 CP0 中断相关，可简化，选做26 MTC0 访问 CP0 中断相关，可简化，选做27 ERET 中断返回 异常返回，选做28 扩展指令:SLLV 逻辑可变左移29 扩展指令:SUBU 无符号减30 扩展指令:LH 加载半字31 扩展指令:BLEZ 小于等于 0 是转移5华 中 科 技 大 学 课 程 设 计 报 告2 总体方案设计2.1 扩展指令设计在本次实验中首先需要完成单周期 CPU 的设计，然后在其基础之上完成老师布置的 4 条扩展指令的添加，对于单周期 CPU 的
8、设计在组成原理实验中已经做了详细介绍，这里不再赘述。主要介绍四条扩展指令的设计有实现。为了实现实验课程的连贯性，这里给出单周期 CPU 设计的总体结构图如图 2.1 所示。在单周期的基础之上添加 4 条扩展指令主要有运算指令 2 条，存储访问指令 1 条，跳转指令 1 条。图 2.1 总体结构图2.1.1 数据通路的设计在单周期 CPU 的基础之上，添加 4 条扩展指令，主要包括运算指令SLLV,SUBU。存储访问指令 LH,以及跳转指令 BLEZ。下面给出四条扩展指令的数据通路。表 2.1 指令系统数据通路RF ALU DM指令 PCR1# R2# W# Din A B OP Addr Di
9、n6华 中 科 技 大 学 课 程 设 计 报 告指令 PCRF ALU DMR1# R2# W# Din A B OP Addr DinSLLV pc+4 rs rt rd ALU R2# R1# 0000 无 无SUBU pc+4 rs rt rd ALU R2# R1# 0110 无 无LH pc+4 base 无 rt Memory R1# 立即数 0101 ALU 无BLEZ pc+立即数 rs 无 无 无 无 无 无 无 无2.1.2 控制器的设计当完成扩展指令的数据通路时，接下来就需要完成对数据通路以及运算器的控制。对于控制信号进行统计，包括各个主要部件所需要输入的控制信号，以及
10、数据通路合并表中所示的具有多输入的主要部件需要进行输入选择的控制信号，并且对各个统计信号的各种取值情况进行定义，单周期 CPU 中的部分控制信号在组成原理实验报告中已经完成这里不再赘述，此处只对 4 条扩展指令的控制信号进行描述其中的 SUBU 扩展指令没用新的控制信号。统计得到的控制信号以及说明如 表 2.2。表 2.2 主控制器控制信号的作用说明控制信号 取值 说明0 寄存器堆 R2 或者 0-15 的扩展，或者 6-10 的扩展SLLV1 寄存器堆 R10 数据来自 ALU 或者 memoryLH1 数据来自 ALU 或者 memory 将 0-15 扩展为 32 位数据0 PC+4 进行更新 PCBLEZ1 PC+4 后的值加上来自指令的 0-15 的扩展更新 PC对照所有控制信号，依次分析各条指令，分析该指令执行过程中需要哪些控制信号，对于与本条指令无
