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1、工 学 硕 士 学 位 论 文10 比 特 流 水 线 型 模 数 转 换 器 的 实 现 研 究THE RESEARCH OF THE REALIZATIONOF 10BIT PIPELINED ANOLOG TODIGITAL CONVERTER张 年 芬哈 尔 滨 工 业 大 学2006 年 6 月国 内 图 书 分 类 号 ： TN433国 际 图 书 分 类 号 U.D.C.: 621.38工 学 硕 士 学 位 论 文10 比 特 流 水 线 型 模 数 转 换 器 的 实 现 研 究硕 士 研 究 生 ： 张 年 芬导 师 ： 张 中 华 教 授申 请 学 位 ： 工 学 硕 士
2、学 科 专 业 ： 物 理 电 子 学所 在 单 位 ： 光 电 子 信 息 科 学 与 技 术 系答 辩 日 期 ： 2006 年 6 月授 予 学 位 单 位 ： 哈 尔 滨 工 业 大 学Classified Index： TN433U.D.C.: 621.38Dissertation for the Master Degree of EngineeringTHE RESEARCH OF THE REALIZATIONOF 10BIT PIPELINED ANOLOG TODIGITAL CONVERTERCandidate:Supervisor:Academic Degree Appl
3、ied for:Specialty:Affiliation:Date of Defence:Degree-Conferring-Institution:Zhang NianfenProf. Zhang ZhonghuaMaster of EngineeringPhysical-ElectronicsDept. of Photo-ElectronicsInformation Science and TechnologyJune, 2006Harbin Institute of Technology哈 尔 滨 工 业 大 学 工 学 硕 士 学 位 论 文摘 要片 上 系 统 (SoC： Syst
4、em-on-a-Chip)需 要 在 单 个 硅 片 上 实 现 模 数 混 合 集成。与数字系统工艺兼容、功耗面积等指标优化的高性能模数转换器(ADC： Anolog to Digital Converters)是 片 上 系 统 中 非 常 重 要 的 单 元 。 因 此 ，基 于 标 准 CMOS 工 艺 的 高 速 、 高 分 辨 率 、 低 功 耗 的 A/D 转 换 器 的 研 究 正 日 益受 到 重 视 。 而 流 水 线 结 构 ADC 因 其 高 分 辨 率 、 高 精 度 及 在 速 度 与 功 耗 之 间良 好 的 折 中 而 倍 受 青 睐 。 本 文 研 究 了 一
5、 个 33Msample/s 的 1.5bit/stage 10 位 流水 线 结 构 ADC。 该 模 数 转 换 器 采 用 tsmc 0.35m 工 艺 实 现 。流 水 线 结 构 模 数 转 换 器 的 优 点 是 在 保 证 高 速 工 作 的 同 时 ， 可 实 现 8 位 以上 高 分 辨 率 ， 并 且 大 大 减 少 了 比 较 器 个 数 ， 从 而 减 少 了 面 积 ， 降 低 了 功 耗 。本 文 研 究 了 流 水 线 结 构 的 CMOS 模 数 转 换 器 ， 做 了 以 下 工 作 ：（ 1） 在 传 统的 l.5bit/stage 流 水 线 结 构 AD
6、C 的 基 础 上 ， 对 系 统 模 块 结 构 进 行 优 化 改 进 。改 进 后 的 系 统 前 九 级 都 采 用 相 同 的 单 元 结 构 ， 使 得 设 计 更 加 模 块 化 ， 而 第 十级 仅 需 要 一 个 精 度 要 求 不 高 的 比 较 器 ， 却 可 以 对 第 九 级 进 行 数 字 校 正 。 大 大降 低 了 电 路 设 计 的 复 杂 度 ， 节 省 了 设 计 时 间 。 并 在 Matlab/simulink 仿 真 环境 下 对 其 进 行 了 模 拟 仿 真 。 （ 2） 分 析 研 究 了 部 分 核 心 单 元 电 路 ： 采 样 保 持电
7、路 、 子 ADC、 子 DAC 等 。 并 在 Pspice 环 境 下 对 其 进 行 了 模 拟 仿 真 。 采用 了 一 种 动 态 比 较 器 来 提 高 速 度 、 降 低 功 耗 ， 该 动 态 比 较 器 直 流 功 耗 为 零 。（ 3） 分 析 了 几 种 系 统 误 差 。 流 水 线 结 构 ADC 的 系 统 误 差 主 要 是 :增 益 误 差 、子 ADC 误 差 和 子 DAC 误 差 。 本 文 分 析 了 这 些 误 差 产 生 的 原 因 。 并 且 采 用 增 益误 差 校 正 技 术 和 比 较 器 数 字 校 正 技 术 这 两 种 校 正 技 术
8、。关 键 词 流 水 线 ； 采 样 保 持 ； 子 ADC； 子 DAC-I-哈 尔 滨 工 业 大 学 工 学 硕 士 学 位 论 文AbstractSystem-on-a-Chip (SoC) requires the integration of analog circuits anddigital circuits on a single chip. Technology compliable, performance optimizedA/D converter(ADC: Anolog to Digital Converters)is an important buildingbl
9、ock as the bridge of the analog world to the digital section in SoC It isimportant and necessary to research ADC with high speed、 high resolution 、low power dissipation by adopting standard CMOS process. The pipelined ADCcan achieve high speed and high resolution. Further more, the number ofcomparat
10、ors have been decreased, so the area is decreased. It introduced in thispaper a 10bit、 3.3V、 33MHz sampled pipelined ADC. The key cells of ADChave been simulated in tsmc 0.35m process by HSPICE environment.The pipelined ADC has many advantages. It can work at high speed，achieve more than 8 bit high
11、resolutions, reduce the quantity of comparators andso on, so it can decrease the areas and reduce the power dissipation. It introducedin this paper a pipelined CMOS ADC. This paper have done work follows:（ 1）Based on traditional 1.5bit/ stage pipelined ADC , make the design moreblocking by optimize
12、the system module. The first nine stages of the system havebeen improved by using the same architecture， the tenth stage need only onecomparator ,and the comparator neednt high precision, but can do digitalcorrection to the ninth stage. It reduced the difficulties of the circuit design, alsosaved th
13、e design time. And simulated in Matlab/simulink environment (2)Analyze and research some core cell circuit: the sample-and-hold circuit,SubADC, SubDAC and so on. The key cells of ADC have been simulated in tsmc0.35um process by HSPICE environment. This paper introduced a dynamiccomparator, it can en
14、hance the speed, reduce the power dissipation, and the directcurrent power dissipation of the dynamic comparator is zero. (3)Analyze somesystem errors. The main errors are gain errors, SubADC errors, SubDAC errors.This paper analyzed these errors. And applied gain error correct technology andcomparator digital correct technology to the architecture.Keywords pipeline； sample and hold； Sub-ADC； Sub-DAC- II -哈 尔 滨 工 业 大 学 工 学 硕 士 学 位 论 文目录摘 要 . IAbstract . II第 1 章 绪 论 . 11.1 课 题 背 景 . 11.2 模 数 转 换 器 的 国 内 外 研 究 现 状 .
