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1、http:/基于 VHDL 语言的数字锁相环的设计与实现严冬天津滨海快速交通发展有限公司，天津（ 300457）E-mail：yd10_摘 要：为了改善数字通信系统的同步性能，保 证系统工作稳定、可靠，对锁相环电路进行了研究。在分析模拟锁相环性能的基 础上，介 绍了数字锁相环 的工作原理，利用 VHDL 语言实现了同步单元的全数字电路设计，并利用 积分电路代替微分电路减小干扰，同 时为了协调锁相环相位调节速度与抗干扰能力的矛盾， 设计了自动调节模块，使 锁相环在具有很好的抗干扰能力的前提下，做到迅速地 调节相位达到锁定状态。并通过 MAX+plus II 进行了仿真，并给出了计算机仿真结果，验
2、证了设计的正确性。关键词：数字锁相环，VHDL，位同步，超前，滞后1. 引言锁相技术于一九三二年提出，在四十年代开始在电视接收技术中得到广泛应用。此后空间技术的发展又极大的促进了锁相技术的发展，现已广泛应用于电子技术的各个领域, 特别是在数字通信的调制解调、位同步、频率合成中常常要用到各种各样的锁相环。最初的锁相环全部由模拟电路组成,由于模拟锁相环存在温度漂移、电网电压的影响等缺点，给系统的同步调节带来困难。随着大规模、超大规模数字集成技术的发展,模拟锁相环逐渐被数字锁相环所取代。本文，介绍了数字锁相环的各个部件作用及功能，并用VHDL硬件描述语言通过MAXplus II 软件进行设计，本文重
3、点设计并仿真了位同步提取等数字锁相环，并针对锁相环中精度调整和锁相时间这两个相制约的问题提出一些改进方法。2. 绪论2.1 设计背景与意义锁相就是相位同步的自动控制，完成两个电信号相位同步的自动控制系统叫做锁相环。锁相环包括三个基本部分：鉴相器（PD）、环路滤波器（LF）、压控振荡器（VCO）。图 1如图所示，鉴相器（PD）是一个相位比较装置，用来检测输入信号 U1(t)与反馈信号U2(t)的相位差，输出误差信号 Ud(t)。环路滤波器（LF）具有低通特性，对环路参数调整起决定性作用，对各项性能有着重要影响。压控振荡器（VCO）是一个电压-频率变换装置，在环路中作为被控振荡器，振荡频率随输入控
4、制电压 Uc(t)线性变化。目前，锁相技术的应用已经几乎遍及整个无线电技术领域，从空间探测、卫星与导弹的-1-http:/跟踪测距、雷达、导航、通信、计算机、激光到电讯仪表，以及近年来，一些工业生产部门，冶金、水文地质、电力、机械加工、生产自动化等方面都广泛的使用着锁相环路技术，完成诸如频率合成、窄带滤波、相干解调、自动频率控制、位同步、自动调协、作微波固态频率源与功率放大器、标准频率源、测速与测距等多种技术功能。与功能相似的其他电路技术相比，有性能好、成本低等有点。1普通的模拟锁相环路在模拟、数字通讯中已经获得广泛的应用。随着通信技术的发展，对通信的准确性、可靠性、小型化要求也越来越高。数字
5、计算技术及大规模集成电路的发展，为实现上述要求提供了条件。六十年代起，人们就开始进行把锁相环路数字化的工作。最初，只是对环路的部分器件进行数字化，如引入数字式压控振荡器或数字滤波器，而其余的环路部件仍旧是模拟的；或与模拟环路相对应，把环路的各个部件分别实现数字化，得到一种数字化模拟环路。2实践表明，这种部分数字化环路或数字化模拟环路，虽然能达到对应模拟环路的性能，但仍然满足不了发展的要求。经过不断的研究和改进，目前已经出现了一些新的全数字化环路，可用于调频（FM或FSK）信号解调、移相键控信号（PSK）解调及位同步等技术中。3但是，数字锁相环路仍是一门发展中的技术，许多研究仍停留在理论和实验阶
6、段。只有通过反复实践，才能使这门技术得到完善。本文接下来将主要介绍的就是应用于位同步技术中的全数字锁相环的设计与实现。2.2 设计环境VHDL语言 (VHSIC Hardware Description Language ,VHSIC 即为Very High SpeedIntegrated Circuit的缩写词，非常高速集成电路的硬件描述语言) 是一种行为描述语言,其编程结构类似于计算机中的C语言,在描述复杂逻辑设计时,非常简洁 ,具有很强的逻辑描述和仿真能力,是未来硬件设计语言的主流。4运用VHDL语言设计系统一般采用自上而下分层设计的方法,首先从系统级功能设计开始,对系统高层模块进行行为
7、描述和功能验证。这样,在电路细节设计之前,先对系统的功能和结构进行验证,可对存在的问题早发现早修改,提高设计效率。5MAXplus II 开发工具是美国 Altera公司自行设计的一种软件工具，其全称为MultipleArray Matrix and Programmable Logic User System。它具有原理图输入和文本输入（采用硬件描述语言）两种输入手段，利用该工具所配备的编辑、编译、仿真、综合、芯片、编程等功能，将设计电路或电路描述程序变成基本的逻辑单元写入到可编程的芯片中（如FPGA芯片），做成ASIC 芯片。6由于 VHDL 语言与 MAXplus II 所具有的优势，所
8、以本文选用了 VHDL 语言作为设计实现的语言，选用 MAXplus II 作为设计的软件环境，在此基础上实现该全数字锁相环的分析、设计、调试和仿真的。3. 数字锁相环数字锁相环是一种电路完全数字化，大量使用逻辑门电路及触发电路的锁相环。这种电路通常只有“导通”与“截止”两种工作状态，受干扰作用发生错误动作的可能性小，所以电路可靠性较高。在数字化环路中的时钟通常不直接受控，与模拟环路中的压控振荡器直接受控不同，这对提高环路性能是有帮助的。此外，应用数字环路，可部分除去模拟环中的压控振荡器的非线性，以及电路中使用晶体管出现饱和、鉴相特性零点漂移等对环路性能的影响。而数字化所引入的量化、舍入等误差
9、是不大的。而且数字化环路适于集成，可以完全集-2-http:/成化或制成单片集成电路。3.1 数字锁相环的组成输入信号数字鉴相器相位误差序列 数字环路滤波器本地估算信号 数字压控 相位校正序列振荡器图 21数字锁相环的一般组成如图 21 所示，由数字鉴相器、数字环路滤波器、数字压控振荡器三部分组成。输入信号与环路输出的本地估算信号作相位比较，产生一个与两者误差成比例的数字样本序列，该代表相位误差大小和极性的序列经数字环路滤波器得到控制信号，去控制数字振荡器做出相应的调整。经过反复的反馈调节控制，本地估算信号相位越发逼近输入信号相位，最终使环路锁定。3.2 数字锁相环路各部件3.2.1 数字鉴相
10、器(DPD)数字鉴相器也称采样鉴相器。数字鉴相器的形式可分为：过零采样鉴相器、触发器型数字鉴相器、超前滞后型数字鉴相器和奈奎斯特速率取样鉴相器。3.2.1.1 过零型采样鉴相器过零型采样鉴相器有两种形式：一种是正过零点采样（如图22），这是所有数字鉴相器中最简单的一种；另一种则是双向过零型鉴相器（如图23），即在正、负过零点都采样。很显然双向过零型采样鉴相器能够比单向过零点采样鉴相器更快的检测出相位变化。图中，u1为输入信号，u2为本地估算信号。图 223.2.1.2 触发型数字鉴相器-3-图 23http:/触发型数字鉴相器的具体形式很多，可以直接用触发器电路来构成，也可以用门电路来构成。图
11、24示出了双稳态触发电路构成的数字触发器。它的相应的波形示于图25。图 24 图 25图中输入信号u1的前沿使双稳电路置“1”，本地估算信号u2的前沿使双稳态电路置“0”，得到脉宽与它们的相位误差成正比的脉冲，该脉冲送到计数器的“使能”端，在脉冲的持续时间，计数器对本地高速时钟计数。计数器保持一个鉴相周期直到第二个鉴相周期开始（u1前沿）清楚计数器，重新开始第二个鉴相周期的计数。3.2.1.3 超前滞后型数字鉴相器超前滞后型数字鉴相器的特点是，它输出一个表示本地估算信号超前或滞后于输入信号的量。如果本地估算信号超前于输入信号则输出“超前脉冲”，以便利用该“超前脉冲”控制本地估算信号（DCO）的
12、相位退后。反之，则输出“滞后脉冲”，并使本地估算信号（DCO）的相位前移。超前滞后型数字鉴相器可分为微分型和积分型两种。微分型超前滞后数字鉴相器结构简单，硬件实现比较简单，但是它的抗干扰能力比较差。而积分型超前滞后数字鉴相器具有优良的控干扰性能，而它的结构和硬件实现很复杂。在第5部分中的设计中将详细的介绍该类鉴相器。3.2.1.4 奈奎斯特速率采样数字鉴相器前面介绍的三种数字鉴相器，它们都是以本地估算信号为基准相位对输入信号进行比较，得到相位误差信息。这种采样方式通常称为非均匀采样。而奈奎斯特速率采样数字鉴相器采样方式不同，它是以某一个固定的频率基准作为输入信号的采样脉冲。这时，采样频率必须足
13、够高，以使采样后的输入信号能依据奈奎斯特采样定理再现输入信号。原理框图26如下：图 263.2.2 数字环路滤波器（DLF）数字环路滤波器在环路中对输入噪声起抑止作用，并且对环路的校正速度起调节作用。数字滤波器是一种专门的技术，有各种各样的结构形式和设计方法。引入数字环路滤波器和模拟锁相环路引入环路滤波器的目的一样，是作为校正网络引入环路的。因此，合理的设计-4-http:/数字环路滤波器和选取合适的数字滤波器结构就能使DPLL满足预定的系统性能要求。在全数字锁相环路的工程的实现中，数字鉴相器和数字环路滤波器常常结合在一起进行考虑，这样，数字滤波器可分为触发型全数字环路滤波器、异或型全数字环路
14、滤波器、和序列型全数字环路滤波器。这几种数字滤波器在本文的设计中都有用到，将在第4部分、第6部分中做详细介绍。3.2.3 数控振荡器（DCO）数控振荡器，又称为数字钟。它在数字环路中所处的地位相当于模拟锁相环中的压控振荡器（VCO）。但是，它的输出是一个脉冲序列，而该输出脉冲序列的周期受数字环路滤波器送来的校正信号的控制。其控制特点是：前一采样时刻得到的校正信号将改变下一个采样时刻的脉冲时间位置。DOC的具体结构形式也是多种多样的，最常用的有：全加器和延迟环节构成的DCO；可分频式DCO；加减脉冲式DCO ；除N计数式DCO；增量减量计数器DCO等多种DCO 。本文的设计中主要用到的是加减脉冲
15、式数控振荡器，将在第4部分、第6部分中详细介绍。3.3 数字锁相环的分类数字锁相环的结构很多，它们可以方便的按鉴相器的不同分为四大类：1过零检测数字锁相环（ZC-DPLL）：通过环路的负反馈作用，最终使输入信号在过零点的时刻在鉴相器中进行取样。2触发器数字锁相环（FF-DPLL）：它的鉴相器由触发器构成，相位误差是由输入信号和本地时钟信号在正向过零点时刻，使触发器置“1”和清零产生的。3超前/滞后数字锁相环（LL-DPLL）：鉴相器对输入信号的每一周期都鉴别了它是超前还是滞后于本地时钟。4奈奎斯特速率数字锁相环（NR-DPLL）：输入信号在鉴相器中，按取样定理要求的奈奎斯特速率进行取样。也可以
16、将1、2、3分为非均匀采样数字锁相环，将4分为均匀采样数字锁相环。4. 触发型数字锁相环的设计本章将介绍一种触发型全数字锁相环从原理、设计、实现以及到仿真的全过程。电路原理图31如下图所示。其中数控滤波器的输入时钟频率为Mfc，其中M为常数，fc为环路中心频率；数控振荡器的输入频率为Nfc；为输入信号V1与输出信号V2 的相位差。图 31下图32为该数字锁相环的总体框图。-5-http:/MfcV1(f1)时钟K计数器UPDN进位借位鉴相器 减脉冲 加脉冲 Nfc时钟输出V2(f2)除N计数器图 32根据上图给出的数字锁相环的原理图和框图,用VHDL语言分别对该系统进行了设计，系统顶层模块图如下图33。该
