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1、3D封装的发展动态与前景1 为何要开发 3D封装 迄今为止，在 IC芯片领域，SoC（系统级芯片）是最高级的芯片；在 IC封装领域，SiP（系统级封装）是最高级的封装。 SiP涵盖SoC，SoC 简化 SiP。SiP 有多种定义和解释，其中一说是多芯片堆叠的 3D封装内系统集成（System-in-3D Package） ，在芯片的正方向上堆叠两片以上互连的裸芯片的封装，SIP 是强调封装内包含了某种系统的功能。3D 封装仅强调在芯片正方向上的多芯片堆叠，如今 3D封装已从芯片堆叠发展占封装堆叠，扩大了 3D封装的内涵。（1）手机是加速开发 3D封装的主动力，手机已从低端（通话和收发短消息）向
2、高端（可拍照、电视、广播、MP3、彩屏、和弦振声、蓝牙和游戏等）发展，并要求手机体积小，重量轻且功能多。为此，高端手机用芯片必须具有强大的内存容量。2005 年要求 256Mb代码存储，1Gb 数据存储；2006 年要求 1Gb代码存储，2Gb 数据存储，于是诞生了芯片堆叠的封装（SDP） ，如多芯片封装（MCP）和堆叠芯片尺寸封装（SCSP）等；1（2）在 2D封装中需要大量长程互连，导致电路 RC延迟的增加。为了提高信号传输速度，必须降低 RC延迟。可用 3D封装的短程垂直互连来替代 2D封装的长程互连；（3）铜互连、低 k介质层和 CMP已成为当今 CMOS技术中的一项标准工艺。随着芯片
3、特征尺寸步入纳米尺度，对低 k介质层要求越来越高，希望采用纯低 k（k2.8）介质层。然而事与愿违，ITRS 曾三次（三个节点）延期向低 k介质层的切换。2003 年底在 Sematech联盟主办的一次研讨会上，与会者认为，为改良 IC互连面进行的低 k材料研究有可能接近某种实际极限，未来应更多注重改进设计及制造低k介质层的能力，这表明实施 SoC的难度。这就是开发 3D封装的三条理由。从此，3D 封装如雨后春笋般地蓬勃发展。2 芯片堆叠手机已成为高密度存储器最强、最快的增长动力，它正在取代 PC成为高密度存储器的技术驱动，在 2008年手机用存储器可能超过 PC用存储器。用于高端手机的高密度
4、存储器要求体积小、容量大，势必采取芯片堆叠。芯片堆叠的封装主要两种，一是 MCP，二是SCSP。MCP 涵盖 SCSP，SCSP 是 MCP的延伸，SCSP 的芯片尺寸比 MCP有更严格的规定。通常 MCP是多个存储器芯片的堆叠，而 SCSP是多个存储器和逻辑器件芯片的堆叠。2.1 芯片堆叠的优缺点2004年 3月 Sematech预言，3D 芯片堆叠技术将会填补现行的 CMOS技术与新奇技术（如碳纳米管技术）之间的空白。芯片堆叠于 1998年开始批量生产，绝大多数为双芯片堆叠，如图 1所示。2到2004年底 ST微电子已推出堆叠 9个芯片的 MCP，MCP 最具经济效益的是 45 个芯片的堆
5、叠。芯片堆叠的优缺点、前景和关系如表 1所示，表 1给出了芯片堆叠与封装堆叠的比较。3由于芯片堆叠在 X和 Y的 2D方向上仍保持其原来的尺寸，并在 Z方向上其高度控制在1mm左右，所以很受手机厂商的青睐。芯片堆叠的主要缺点是堆叠中的某个芯片失效，整个芯片堆叠就报废。2.2 芯片堆叠的关键技术芯片堆叠的关键技术之一是圆片的减薄技术，目前一般综合采用研磨、深反应离子刻蚀法（DRIE）和化学机械抛光法（CMP）等工艺，通常减薄到小于 50m，当今可减薄至 1015m，为确保电路的性能和芯片的可靠性，业内人士认为晶圆减薄的极限为 20M 左右，表 2给出对圆片减薄的要求，即对圆片翘曲和不平整度（即粗
6、糙度）提出的具体控制指标。2.3 芯片堆叠的最新动态至 2005年 2月底，芯片堆叠的最高水平是富士通和英特尔，富士通内存芯片堆叠 8个芯片，芯片厚度 25m，芯片尺寸为 8mm12mm，芯片堆叠封装高度小于 2.0mm。英特尔内存芯片堆叠 6个芯片，芯片厚度 5075m，芯片尺寸 8mm10mm/8mm11mm，芯片堆叠封装高度小于 1.0mm。2005 年 4月 ST微电子也推出堆叠 8个芯片的MCP，芯片厚度 40m，芯片间中介层厚度 40m，芯片堆叠封装高度为 1.6mm，采用这种 8个芯片堆叠的存储器，使过去 1Gb存储器占用的电路板现在能容纳 1GB的存储器。4ST 微电子还推出超
7、薄窄节距双芯片堆叠的 UFBGA，封装高度仅 0.8mm，采用 BGA工艺处理只有正常圆片厚度的 1/4，金丝球焊高度也降至 40m。该公司通常的 MCP是堆叠 24 个不同的类型的存储器芯片，如 SRAM，闪存或 DRAM。ST 微电子于 2004年推出 4片堆叠的 LFBGA，其高度为1.6mm，2005 年将降至 1.2mm，2006 年再降至 1.0mm。5MCP 内存在日本、韩国的手机、数码相机和便携式游戏机中被广泛采用。如三星电子向索尼便携式 Play Station游戏机提供容量 64Mb的双片堆叠 MCP，它含 256Mb NAND闪存和 256Mb DDR DRAM，还向索尼
8、数码相机提供内存 MCP，它含移动 DRAMNOR 闪存，移动 DRAMone NAND闪存，国外已推出用于 3G手机的 8个芯片堆叠的 MCP，其尺寸为v11mm14mm1.4mm，容量为 3.2Gb，它含 2片 1Gb NAND闪存，2片 256Mb NOR闪存、 2片 256Mb移动 DRAM、 1片 128Mb Ut RAM和 1片 64Mb Ut RAM。参与芯片堆叠技术的公司还有 Matrix、Tezzaron和 IrVine Sensors等公司。至 2004年底 Matrix已交付 100万块3D封装的一次性可编程非易失性存储器，采用 0.15m 工艺和 TSOP或 Multi
9、 Media Card封装，密度达 64MB。Tezzaron 采用 0.18m工艺推出双片堆叠的 3D封装。2.4 芯片堆叠的互连2从图 1可知，芯片间的互连是采用金丝球焊的方式来完成的，这要求金丝球形成高度必须小于 75m 当多个芯片堆叠时，对金丝球焊的要求更高，即要求金丝球焊的高度更低。IMEC、Fraunhofe-Berlin和富士通等公司联合推出聚合物中芯片工艺，它不采用金丝球焊，而采用硅垂直互连的直接芯片/圆片堆叠，将芯片减薄后嵌入到薄膜或聚合物基中，见图 2。它的关键技术是：通孔，采用DRIE（深反应离子刻蚀）制备硅孔，如采用 SF6快速刻蚀硅，在多工艺部的各向异性刻蚀过程中可使
10、用 C4F8钝化通孔侧壁；通孔填注，在 300下用 TEOS CVD淀积 SiO2绝缘层，然后淀积 TiN/Cu或TaN/Cu；圆片与圆片或芯片与圆片之间精确对准，目前最好的对准精度为12m，它限制了该技术的广泛应用；圆片与圆片键合，可采用硅熔法、聚合物键合法、直接 CuCu 法或 CuSn 共晶键合法等。圆片与圆片堆叠技术适用于多芯片数的圆片；芯片与圆片堆叠技术适用于少芯片数的圆片，它要求先选出 KGD，然后将 KGD粘合到基板圆片上。3 封装堆叠3尽管芯片堆叠封装在超薄的空间内集成了更多的功能，甚至某个系统功能，但是在一些 IC内由于良品率的影响和缺乏 KGD，使封装 IC必须进行 3D配
11、制下的预测试。为此，业界推出了在单一解决方案内堆叠预测试的封装，即封装堆叠，它可作为无线应用（如手机、PDA等）的一个备选方案。封装堆叠的优缺点及前景如表 1所示。封装堆叠又称封装内的封装堆叠，它有两种形式（见图 3） 。一是PiP（Package-in-Package Stacking） ，PiP 是一种在 BAP（Basic Assembly Package，基础装配封装）上部堆叠经过完全测试的内部堆叠模块（ISM，Inside Stacked Module） ，以形成单 CSP解决方案的 3D封装。二是 PoP（Pockage-on-Package Stacking） ，他是一种板安装过
12、程中的 3D封装，在其内部，经过完整测试的封装如单芯片FBGA（窄节距网格焊球阵列）或堆叠芯片 FBGA被堆叠到另外一片单芯片 FBGA（典型的存储器芯片）或堆叠芯片 FBGA（典型的基带或模拟芯片）的上部，这样封装堆叠能堆叠来自不同供应商的混合集成电路技术的芯片，允许在堆叠之前进行预烧和检测。目前美国 Amkor、新加坡 STATS Chip PAC等 IC封装和测试厂商都能量产封装堆叠。如今 CSP的封装堆叠已研发出多种不同形式，如图 4所示。当前 PCB板和封装转接板的布线限制规定为 0.5mm或0.4mm，它是 CSP封装的最小实用间距，所以 CSP封装的焊球间距目前流行的是 0.65
13、mm和 0.5mm。在封装堆叠中需采用回流焊工艺，一般底部封装模盖的厚度必须小于顶部堆叠封装焊接球支架的高度，为了获得尽可能大的支架高度，选择 CSP焊球间距的 65为实际焊球的直径，见表 3。在回流焊中，当焊剂掩模开口尺寸是 CSP焊球间距的 1/2时，支架高度经封装堆叠后的高度如表 3最后一排所示。最近 Amkor公司推出两种新型 CSP封装堆叠，见图 5，一是与传统塑封 BGA相似，采用 100m 厚的芯片和超低环氧线焊。0.5mm 间距CSP使用标准的 0.3mm焊球直径，假定模盖厚度为 0.27mm和 4个芯片堆叠，则在 PCB板上安装后的总封装高度为 0.8mm，在它的上面还可堆叠
14、一个焊球直径为 0.42mm、间距为 0.65mm的 CSP。二是在衬底中央有一个空腔，芯片放置在空腔中，使用 0.2mm厚的模盖，假定两个芯片堆叠厚度为 0.2mm，最后总高度为 0.65mm，在它上面可堆叠一个焊球直径为 0.33mm、间距为 0.5mm的 CSP。这两种封装的顶部表面沿着模成型区都有铜的焊盘，供顶部堆叠另一个封装，见图 5的右侧。这两种 CSP封装堆叠都已通过耐潮湿测试（MRT）和封装可靠性测试。4 智能堆叠2004年 12月日本初创公司 Zycube准备采用一种智能堆叠（Smart-Stacking）技术创建 3D电路，2005 年下半年着手制造，2007 年推出商用产
15、品。这种智能堆叠技术将采用垂直通孔填埋工艺，以提高芯片间的连接数目，允许并行操作以改进性能，这种方法可避免SoC大量内部连线、减小传输延迟和降低功耗，还可把 Si芯片与化合物半导体芯片融合成单个器件。基于 Smart-stack技术的 IC采用KGD芯片或圆片，可以是任何 Si芯片或化合物半导体芯片，包括处理器、存储器、传感器、模拟 IC和 RF芯片都可被堆叠，通过垂直填埋内连实现电连接。目前全球主要 IC厂商、大学、研究所和初创公司都在加紧研究 3D集成技术、3D 封装技术，如 RPI、恩霍夫慕尼黑、日本 ASET（超级电子技术协会） 、日本东北大学、IBM、英飞凌、东芝、北卡罗纳州微电子中心、MCNC-RDI 和 Tezzaron等，他们着重研究圆片与圆片、芯片与圆片、芯片与芯片的堆叠、键合、通孔和互连等课题。3D封装是手机等便携式电子产品小型化和多功能化的必然产物，它将在该领域中大显身手。
