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1、1,第6章 8086的总线结构和时序,本章要点 掌握8086CPU的引脚信号的含义。理解两种工作方式下地址总线、数据总线、控制总线，并构成最小方式和最大方式系统。掌握总线周期概念以及系统的读/写时序、中断响应时序等，为后续章节存储器电路设计以及I/O接口电路设计打下良好的基础。,2/80,本章问题的引出,第三章我们介绍微处理器的结构时已经说明，微处理器的外部结构表现为数量有限的输入输出引脚，这些引脚构成了微处理器级总线。而微处理器级总线带负载的能力弱，加之部分引脚采用复用引脚，所以在微机系统设计时，不能直接与存储器、I/O接口连接。,3/80,本章问题的引出,微处理器必须通过微处理器级总线和其
2、它逻辑电路连接组成主机板系统，形成系统级总线，简称系统总线。存储器和I/O设备通过接口电路连接在系统总线上。本章讨论单总线系统，下图示出了8086为基础的系统中系统总线的典型结构。,4/80,本章问题的引出,5/80,本章问题的引出,微处理器级总线和系统级总线之间的接口逻辑电路称为总线控制逻辑。总线控制逻辑中的驱动器和接收器是为了提高总线的驱动电流的能力和承受电容负载的能力。,6/80,本章问题的引出,在8086系统中，由于CPU采用分时复用的地址/数据总线，而在执行对存储器读写或对I/O设备输入输出的总线周期中，要求地址信息一直保持有效。因此总线控制逻辑还必须完成对分时复用的地址/数据总线中
3、地址信息的锁存，以实现地址总线和数据总线的分离。,7/80,本章问题的引出,若系统中包括中断优先级管理时，总线控制逻辑还应包括中断优先级管理逻辑，以实现系统中断的管理。（系统中断的管理用可编程中断控制器8259芯片实现。这部分内容在后面章介绍）如果CPU以外的系统部件可以控制系统总线时，那么要求所有的地址总线和数据总线以及大多数控制总线必须能够在逻辑上与CPU或总线控制逻辑有效地脱开。（即总线请求与授予）,8/80,本章问题的引出,解决以上问题，必须了解8086CPU的引脚功能。本章主要介绍8086CPU的各引脚功能，在介绍的基础上，引出8086最小方式系统和最大方式系统中系统总线的结构和时序
4、，这是组成微机系统和进行系统硬件开发的基础。,9/80,6.1 8086的微处理器级总线和系统总线,微处理器外部特性表现在其引脚信号上，学习时请特别关注以下几个方面：,指引脚信号的定义、作用；通常采用英文单词或其缩写表示,信号从芯片向外输出，还是从外部输入芯片，或者是双向的,起作用的逻辑电平高、低电平有效上升、下降边沿有效,输出正常的低电平、高电平外，还可以输出高阻的第三态, 有效电平, 三态能力, 信号的流向, 引脚的功能,10/80,6.1.1 8086的两种工作方式,最小方式构成小规模的应用系统，适合单处理器组成的小系统。8086直接产生存贮器或I/O读写的读写命令等控制信号。最大方式适
5、合用于实现多处理器系统，如接入数值协处理器80878086CPU不直接提供用于存贮器或I/O读写的读写命令等控制信号，而是将当前要执行的传送操作类型编码为三个状态位（S2,S1,S0）输出，由外部的总线控制器8288对状态信号进行译码产生相应信号。,11/80,8086的两种工作方式（1）,两种方式利用MN/MX引脚区别两种方式下的内部操作并没有区别IBM PC/XT采用最大方式本书以最小方式展开基本原理,12/80,8086引脚图,8086CPU具有40条引脚，采用双列直插式封装 为了减少芯片的引脚，8086的许多引脚具有双重定义和功能，采用分时复用方式工作，即在不同时刻，这些引脚上的信号是
6、不相同的8086的最大和最小两种工作模式可以通过引脚选择（MN/MX）,13/80,8086引脚功能,引脚构成了微处理器级总线，引脚功能也就是微处理器级总线的功能。8086CPU的40条引脚中，引脚1和引脚20（GND）为接地端；引脚40(VCC)为电源输入端，采用的电源电压为+5V。引脚19(CLK)为时钟信号输入端。其余36个引脚按其功能来分，地址/数据分时复用总线占用20个引脚，控制总线占16个引脚。,14/80,6.1.2 最小方式下的引脚定义,分类学习这40个引脚（总线）信号数据和地址引脚读写控制引脚中断请求和响应引脚总线请求和响应引脚其它引脚,15/80,数据和地址引脚,AD15
7、AD0（Address/Data）地址/数据分时复用引脚，双向、三态在访问存储器或外设的总线操作周期中，这些引脚在第一个时钟周期（T1）输出存储器或I/O端口的16位地址A15 A0其它T状态用于传送16位数据D15 D0,16/80,数据和地址引脚（续1）,A19/S6 A16/S3（Address/Status）地址/状态分时复用引脚，输出、三态这些引脚在访问存储器的第一个时钟周期（T1）输出高4位地址A19 A16在访问外设的第一个时钟周期（T1）全部输出低电平无效在总线周期的其它T状态，输出状态信号S6 S3这些状态中，S6恒等于0，S5指示中断允许标志位IF的状态，S4，S3的组合指
8、示CPU当前正在使用的段寄存器,17/80,数据和地址引脚（续2）,备注：其中S4S3=10表示对存贮器访问时段寄存器为CS，或者表示对I/O端口进行访问以及在中断响应的总线周期中读取中断类型号（这两种情况下不用段寄存器）。,18/80,读写控制引脚,ALE（Address Latch Enable）地址锁存允许，输出、三态、高电平有效ALE引脚高有效时，表示复用引脚：AD7 AD0和A19/S6 A16/S3正在传送地址信息由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE引脚将地址锁存起来,19/80,读写控制引脚（续1）,M/IO（ Memory/Input and O
9、utput） 存储器或I/O访问，输出、三态该引脚输出低电平时，表示CPU将访问I/O端口，这时地址总线A15 A0提供16位I/O端口地址该引脚输出高电平时，表示CPU将访问存储器，这时地址总线A19 A0提供20位存储器地址,20/80,读写控制引脚（续2）,WR（Write） 写控制，输出、三态、低电平有效有效时，表示CPU正在写出数据给存储器或I/O端口RD（Read）读控制，输出、三态、低电平有效有效时，表示CPU正在从存储器或I/O端口读入数据,21/80,读写控制引脚（续3）,M/IO、WR和RD是最基本的控制信号组合后，控制4种基本的总线周期,22/80,读写控制引脚（续4）,
10、READY存储器或I/O端口就绪，输入、高电平有效，它是由被访问的存储器或I/O设备发出的响应信号，当其有效时，表示存储器或I/O设备已准备好，CPU可以进行数据传送总线操作周期中，CPU会在T3周期测试该引脚如果测到高有效，CPU直接进入下一步如果测到无效，CPU将插入等待周期Tw等待周期中仍然要监测READY信号，确定是否继续插入等待周期,23/80,读写控制引脚（续5）,DEN（Data Enable） 数据允许，输出、三态、低电平有效有效时，表示当前数据总线上正在传送数据，可利用它来控制对数据总线的驱动 DT/R（Data Transmit/Receive）数据发送/接收，输出、三态该
11、信号表明当前总线上数据的流向高电平时数据自CPU输出（发送）低电平时数据输入CPU（接收）,24/80,中断请求和响应引脚,INTR（Interrupt Request）可屏蔽中断请求，输入、高电平有效有效时，表示请求设备向CPU申请可屏蔽中断该中断请求是否响应受控于IF（中断允许标志）、可以被屏蔽掉,25/80,中断请求和响应引脚（续1）,INTA（Interrupt Acknowledge）可屏蔽中断响应，输出、低电平有效有效时，表示来自INTR引脚的中断请求已被CPU响应，CPU进入中断响应周期,26/80,中断请求和响应引脚（续2）,NMI（Non-Maskable Interrupt
12、）不可屏蔽中断请求，输入、上升沿有效有效表示外界向CPU申请不可屏蔽中断该中断请求不能被CPU屏蔽，所以优先级别高于INTR（可屏蔽中断）,主机与外设进行数据交换通常采用可屏蔽中断不可屏蔽中断通常用于处理掉电等系统故障,27/80,总线请求和响应引脚,HOLD总线保持（即总线请求），输入、高电平有效有效时，表示总线请求设备向CPU申请占有总线该信号从有效回到无效时，表示总线请求设备对总线的使用已经结束，通知CPU收回对总线的控制权,28/80,总线请求和响应引脚（续1）,HLDA（HOLD Acknowledge）总线保持响应（总线响应），输出、高电平有效有效表示CPU已响应总线请求并已将总线
13、释放此时CPU的地址总线、数据总线及具有三态输出能力的控制总线将全面呈现高阻，使总线请求设备可以顺利接管总线待到总线请求信号HOLD无效，总线响应信号HLDA也转为无效，CPU重新获得总线控制权,29/80,其它引脚,RESET复位请求，输入、高电平有效；该信号有效，CPU清除IP、DS、ES、SS、标志寄存器和指令队列，置CS为0FFFFH；该信号结束后，CPU从存储器的0FFFF0H地址开始读取和执行指令。系统加电或操作员在键盘上进行“RESET”操作时产生RESET信号。,8086复位后CS0FFFFH、IP0000H，所以程序入口在物理地址（ ）。,0FFFF0H,30/80,其它引脚
14、（续1）,CLK（Clock） 时钟输入系统通过该引脚给CPU提供内部定时信号时钟信号占空比为1/3时是最佳状态，即一个周期中1/3 为高电平， 2/3 为低电平。最高频率对8086为5MHz，对8086-2为8MHz，对8086-1为10MHz。8086的CLK信号由8284A时钟发生器产生。,31/80,8284A实际上不只是时钟电路，它除了提供频率恒定的时钟信号外，还具有复位信号发生电路和准备好信号控制电路。复位信号发生电路产生系统复位信号RESET，准备好信号控制电路用于对存储器或I/O接口产生的准备好信号READY进行同步。8284A的典型用法如下图所示。,其它引脚（续1）,32/8
15、0,其它引脚（续1）,33/80,供给8284A的频率源可来自脉冲发生器（接在EFI引脚上），也可来自振荡器（接在X1和X2之间）。如果F/C接+5V,则由EFI输入决定频率；若F/C接地，便由振荡器决定时钟频率。不管在哪种情况下，时钟输出CLK的频率是输入频率的三分之一。,其它引脚（续1）,34/80,时钟周期微处理器是在统一的时钟信号CLK控制下，按节拍进行工作的。8086的时钟频率为5MHz。时钟周期就是控制微处理器工作的时钟信号的一个周期（200ns），它是CPU工作的最小节拍。,其它引脚（续1）,35/80,总线周期CPU每执行一条命令，至少要通过总线对存储器访问一次（取指令）。80
16、86 CPU通过总线对外部（存贮器或I/O接口）进行一次访问所需的时间称为一个总线周期。一个总线周期至少包括4个时钟周期即T1，T2，T3和T4 ，处在这些基本时钟周期中的总线状态称为T状态。,其它引脚（续1）,36/80,其它引脚（续2）,Vcc电源输入，向CPU提供5V10%的电源电压GND接地，向CPU提供参考地电平MN/MX（Minimum/Maximum）工作方式控制线，输入接高电平时，8086引脚工作在最小工作方式；反之，8086工作在最大工作方式,37/80,其它引脚（续3）,TEST测试，输入、低电平有效当CPU执行WAIT指令时，每隔5个时钟周期对此引脚进行一次测试。若为高电平，CPU则继续处于空转状态进行等待，直到引脚变为低电平，CPU才结束等待状态，继续执行下一条指令。,
