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1、1、一位数值比较器 (设计 )数值比较器：对两个 1位数字（ A、 B）进行比较以判断其大小的逻辑电路。输入：两个一位二进制数 A、 B。 输出： F BA =1，表示 A大于 BF BABA=F BABBA输 出输 入2、 二 位数值比较器：输入：两个 2位二进制数 A=A1 A0 、 B=B1 B0能否用一位数值比较器设计两位数值比较器 ? 比较两个 2位二进制数的大小的电路当高位 （ A1、 B1） 不相等时，无需比较低位（ A0、 B0），高位比较的结果就是两个数的比较结果。当高位相等时，两数的比较结果由低位比较的结果决定。用一位数值比较器设计多位数值比较器的原则 真值表：001010
2、100A0 B0A0 B1FA=BFABA0 B0A1 B1输 出输 入两位数值比较器逻辑图3 、集成数值比较器74LS85(1)集成数值比较器 74LS85的功能74LS85的引脚图74LS85是四位数值比较器 ，其工作原理和两位数值比较器相同。 74LS85的逻辑符号低位比较结果（级连输入）LHHLLLA0 = B0A1 = B1A2 = B2A3 = B3LLLLHHA0 = B0A1 = B1A2 = B2A3 = B3HLLHA0 = B0A1 = B1A2 = B2A3 = B3LHLLHLA0 = B0A1 = B1A2 = B2A3 = B3LLHLLHA0 = B0A1 =
3、B1A2 = B2A3 = B3LHLA0 B0A1 = B1A2 = B2A3 = B3LHLA1 B1A2 = B2A3 = B3LHLA2 B2A3 = B3LHLA3 B3FA=BFABIA=BIABA0 B0A1 B1A2 B2A3 B3输 出输 入4位数值比较器 74LS85的功能 表 由功能表的最后三行可看出 ,当 A3A2A1A0=B3B2B1B0时，比较的结果决定于 “级联输入 ”端。这说明： 当应用一块芯片来比较四位二进制数时，应使级联输入端的 “IA=B”端接 1， “IAB”端与 “IAB， IA F BA F BA=高位片输出低位片B3A3B0A0 B7A7B4A4用
4、两 片 74LS85组成 16位数值比较器（串联 扩展方式）。采用串联扩展方式 数值比较器高位片输出低位片B3A3B0A0 B7A7B4A4 B11A11B8A8 B15A15B12A120 1 0 A0 B0 A1 B1 A2 B2 A3 B3 A4 B4 A5 B5 A6 B6 A7 B7 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 IA B IA B IA=B FA B F A=B FA B C0 IA B IA B IA=B FA B F A=B FA B C1 用 74LS85组成 16位数值比较器的并联扩展方式。B3A3B0A0B
5、7A7B4A4B11A11B8A8B15A15B12A12输出A0 B0 A12 B12 IA B I A=B IA B FA B FA B C3 A1 B1 A2 B2 A3 B 3 A15 B15 A8 B8 A0 B0 IA B IA=B IA B FA B FA B C2 A1 B1 A2 B2 A3 B 3 A4 B4 A0 B0 A0 B0 IA B I A=B IA B FA B FA B C1 A1 B1 A2 B2 A3 B 3 A0 B0 IA B I A=B IA B FA B FA B C0 A1 B1 A2 B2 A3 B3 B0 A1 B1 A2 B2 A3 B3
6、A0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 FA B F A B F A=B C4 IA B I A=B IA B 4.4.5 算术运算电路在两个 1位二进制数相加时，不考虑低位来的进位的相加-半加在两个 1位二进制数相加时，考虑低位来的进位的相加-全加加法器分为半加器和全加器两种。半加器 全加器1、半加器和全加器两个 1位二进制数相加 :（ 1） 1位半加器（ Half Adder） 不考虑低位进位，将两个 1位二进制数 A、 B相加的器件。 半加器的真值表 逻辑表达式1000C011101110000SBA半加器的真值表BABAS +=如用与非门实现最少要几个门 ?C
7、 = AB 逻辑图 半加器符号（ 2） 全加器（ Full Adder） 1110100110010100全加器真值表 全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。111011101001110010100000CiSiCi-1BiAi 你能用 7415174138设计 全加器吗 ? 用这两种器件组成逻辑函数产生电路 ,有什么不同 ?于是可得全加器的逻辑表达式为 用与或非门实现：先求 Si和 Ci。 为此，合并值为 0的最小项。再取反，得：加法器的应用1110100110010100全加器真值表 111011101001110010100000CSCBAA
8、BC有奇数个 1时 S为 1；ABC有偶数个 1和全为 0时 S为 0。-用全加器组成三位二进制代码奇偶校验器（ 1）串行进位加法器如何用 1位全加器实现两个四位二进制数相加？A3 A2 A1 A0 + B3 B2 B1 B0 =?低位的进位信号送给邻近高位作为输入信号，采用串行进位加法器运算速度不高。2、多位数加法器0定义两个中间变量 Gi和 Pi ： Gi= AiBi（ 2）超前进位加法器提高运算速度的基本思想：设计进位信号产生电路，在输入每位的加数和被加数时，同时获得该位全加的进位信号，而无需等待最低位的进位信号。定义第 i 位 的进位 信号（ Ci ）：Ci= Gi Pi Ci-1 4
9、位全加器进位信号的产生：C0= G0+P0 C-1 C1= G1+P1 C0C1 = G1+P1 G0+ P1P0 C-1 C2= G2+P2 C1C2 = G2+P2 G1+ P2 P1 G0+ P2 P1 P0C-1 C3= G3+P3 C2 = G3+P3 （ G2+ P2 C1 )=G3+P3 G2+P3P2 C1 =G3+P3 G2+P3P2 (G1+ P1C0 )C3 =G3+P3 G2+P3P2 G1+ P3P2 P1 (G0+ P0C-1)Gi= AiBiCi= Gi Pi Ci-1 集成超前进位产生器 74LS182逻辑图逻辑符号集成 4位超前进位加法器 74HC28374H
10、C283逻辑符号 74HC283引脚图74HC283逻辑框图超前进位 加法器 74LS283的应用例 1. 用两片 74LS283构成一个 8位二进制数加法器。在片内是超前进位，而片与片之间是串行进位。8421码输入余 3码输出1 10 0例 2. 用 74283构成将 8421BCD码转换为余 3码的码制转换电路 。8421码 余 3码000000010010001101000101 +0011+0011+0011CO修正值解： 余 3码 = 8421BCD + 0011将余 3码转换为 8421BCD码，电路应如何连接？01 18421码输出余 3码输入(1). 确定变量 ： Ai - B
11、i - Ji-1=JiSi Ji-1 :低位借位 (2). 真值 表：0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Ji SiAi Bi Ji-1 0 01 11 11 00 10 00 01 1A. 减法器的设计3、 减法运算 B. 利用加法器实现减法运算为了简化系统结构，通常不另外设计减法器，而是将减法运算变为加法运算来处理，使运算器既能实现加法运算，又可实现减法运算。1） .反码和补码原码：自然二进制码；反码：将原码中 的 所有 0变为 1，所有 1变为 0后的代码。1 1 1 1 1 1 1 1 1 1 1 1N原 0 0 0 0 0 0 0 1 0
12、1 0 1N反 1 1 1 1 1 1 1 0 1 0 1 0显然，每组反码都是从 1111中减去原码的结果。所以，得反码与原码 的 一般关系式：N反 =(2n 1) N原 (n为数码位数 ) 已知： N反 =(2n 1) N原 (n为数码位数 ) 定义补码为： N补 2n N原所以补码和反码 的 关系式 ： N补 N反 12） .由加补码完成减法运算因为 N补 2n N原所以 A B A B补 2n A B反 1 2n四位减法电路 减法运算过程分析： 时，设 A=0101， B=0001。用求补相加演算 直接作减法结果 表明，在 AB 0时，如加补进位信号为 1，所得的差就是差的原码。 时，设 A=0001， B=0101 。 用求补相加演算 直接作减法AB 0时，如加补的进位信号为 0，所得的差是差绝对值的补码借位信号 V为 1时表示差为负数 ， 为 0时 ， 差为正数。3. 二进制并行加法 /减法器C-1 0时， B0=B， 电路执行 A+B运算；当 C-1 1时， B1=B， 电路执行 A B=A+B运算。C进位 /借位=10110输出为原码的 4位减法运算逻辑图 作业4.1.1 4.1.5 4.1.7 4.2.1 4.2.7 4.2.9 4.4.6 4.4.21 4.4.29
