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1、概述：,在上章所讨论的门电路及其组合逻辑电路中，它们的输出变量状态完全由当时输入变量的组合状态来决定，而与电路原来的状态无关，也就是组合电路不具有记忆功能。,但在数字系统中，为了能实现按一定程序进行运算，需要记忆功能。,本章讨论的触发器及其组成的时序逻辑电路，它们的输出状态不但决定于当时的输入状态，而且还与电路原来的状态有关，即时序电路具有记忆功能。,9.1 双稳态触发器,概述,基本RS触发器,同步RS触发器,JK触发器,D触发器,T触发器和T触发器,触发器逻辑功能的转换,时序逻辑电路简单分析,双稳态触发器,所谓双稳态触发器，就是指有两个稳定状态，一个称为1状态，一个称为0状态。而且，电路可以
2、工作在两个稳定状态的任意一个，所以，称为双稳态触发器。,在外加触发信号的作用下，触发器可以由一种稳定状态翻转（转换）为另一种稳定状态。而且，在外加触发信号过后，电路能保持翻转后的状态不变，这就是触发器的记忆功能。,触发器的逻辑功能常用逻辑状态表、状态方程和波形图表示。,根据电路结构和逻辑功能的不同特点，触发器分为基本RS触发器、同步RS触发器和主从型JK触发器以及D触发器、T触发器和T触发器等。,(1).电路的组成, 输入端, 输出端,基本RS触发器由两个与非门组成。两个与非门各有一个输出端和输入端交叉连接，形成反馈。,1. 基本RS触发器,* 输入端：,（初态输出端可能Q=1，也可能Q=0）
3、,结果：,此后即使输入全变为1，输出也不改变。,(2). 基本RS触发器工作状态分析,* 输入端：,结果：,（初态输出端可能Q=1，也可能Q=0）,此后即使输入全变为1，输出也不改变。,触发器处于0态,触发器处于1态,* 输入端：,则两个与非门都将使输出由1向0转换，如果A门的速度快，则Q=0，反之，Q=1。也就是说，当两个输入端同时由0变为1时，触发器的输出状态不确定。,输出,这时，如果两个输入端同时变为1，即：,所以：,的输入状态组合是不允许的，使用时，必须注意避免。,* 输入端：,若初态Q=1，则,保持原状态不变。,若初态Q=0，则,(3). 触发器的记忆,触发器在外加触发信号的作用下，
4、输出状态发生变化。此后，若触发信号去掉，触发器能保持翻转后的状态（0或1）不变，即能闩锁在翻转后的状态，这就是触发器的记忆功能。,(4). 触发器的状态表,触发器在任一时刻的输出不仅与当时的输入有关，而且还与电路原来的状态有关。,用状态表表示输出和输入间的逻辑关系时，必须考虑触发器原来的输出状态。用Qn表示原来的输出状态，称为原态，用Qn+1表示触发器的下一个输出状态，称为次态。这样得出的状态表称为触发器逻辑状态转换表。,由状态表可得逻辑函数表达式,(1). 构成思路：,基本RS触发器的缺点在于输入端的信号一旦发生变化，输出随之发生变化，而无法在时间上加以控制。实际应用中，往往要求触发器的翻转
5、由外加脉冲信号来控制。当脉冲信号出现时，触发器才开始工作，它是否翻转，还要取决于当时输入信号的组合。,2. 同步RS触发器,(2). 电路的特点：,R、S 数据输入端,CP时钟脉冲输入端,当时钟脉冲CP不出现时，CP端为低电平，C门和D门都关闭，加在R、S端的输入信号不能通过C门和D门去影响基本RS触发器的输出状态。只有当时钟脉冲的上升沿出现时，CP端由低电平0跳变为高电平1，触发器才能根据R、S的输入情况而动作。,所谓同步，就是指触发器状态的改变只发生在时钟脉冲CP“1”态出现的时刻（上升沿），即数字系统中的各个触发器受同一个时钟脉冲的控制而步调一致的工作。,(3). 同步RS触发器的工作原
6、理,设：触发器的初始状态为,同步RS触发器的逻辑状态简表如下：,于是可写出逻辑关系表达式：,上沿工作,注意：使用时，不允许出现R=S=1的情况。,例：设初态,Q,(5). 空翻现象及改进措施,触发器的主要用途之一就是计数，处于计数状态的触发器，要求每来一个计数脉冲，其状态才改变一次。,工作情况分析：,可见，当CP脉冲的宽度大于3tpd后，再经过3tpd触发器又会翻转，回到原来的0状态。显然，当CP脉冲“1”态持续时间较长，触发器就会不停的多次翻转，达不到计数的目的，这就是所谓的“空翻”现象。这个问题限制了同步RS触发器在实际工作中的应用。,改进措施,为了防止空翻现象的产生，对电路结构进行改造，
7、形成了主从型JK触发器，从而提高了电路的抗干扰能力。,(1). 电路的组成,如图：JK触发器是由两个同步RS触发器组成。工作时，时钟脉冲的上升沿先使主触发器翻转，而后其下降沿再使从触发器翻转，这种工作方式的触发器称为主从型结构JK触发器。,JK逻辑符号,3. JK触发器,（2）.工作原理分析,如图：在CP脉冲到来之后，即CP=1时，由于非门输出为0，根据同步RS触发器的工作原理，从触发器的输出不变。至于主触发器的状态是否改变，要看主触发器S、R输入端的状态而定。,当CP从“1”变为“0”时，主触发器的状态不变，而从触发器开始工作，将主触发器的输出信号送到从触发器，使从触发器的输出与主触发器相同
8、。,可见，在下一个CP脉冲的下降沿到来之前，JK触发器的输出状态将保持不变，这就从根本上解决了“空翻”的问题。,CP时钟脉冲,主触发器在CP脉冲上沿到来后工作,从触发器在CP脉冲下沿到来后工作,主触发：,从触发：,（3）.主从型JK触发器的逻辑功能分析,*当J=1，K=1时：,即,设触发器初始状态为“0”态：,因为：,所以，CP脉冲上沿“1”态到来后，主触发器翻转为1状态。,当CP脉冲由“1”变为“0”时，从触发器也翻转为1状态。,在CP的上升沿到来时，主触发器翻转为“0”状态，在CP 脉冲的下降沿到来时，从触发器也翻转为“0”状态。,若设触发器的初始状态为“1”态，即,可见：JK触发器在J=
9、K=1的情况下，来一个脉冲，输出端状态翻转一次，因此，具有计数的功能。,主触发有：,*当J=0，K=0时：,因为：,所以，在CP脉冲到来时，主触发器的状态不变，故在CP的下降沿到来时，从触发器也保持不变，反之亦然。,因此，在J=K=0时，时钟脉冲过后，触发器保持原态。,*当J=1，K=0时：,无论触发器原来状态如何，时钟脉冲下沿到来后，触发器输出为1状态。,*当J=0，K=1时：,无论触发器原来状态如何，时钟脉冲下沿到来后，触发器输出为0状态。,下沿触发,（4）.主从型JK触发器的状态表：,由上述分析可见，主从触发器是在CP=1时，将输入信号暂存在主触发器中，为从触发器翻转或保持原态做好准备；
10、在CP脉冲的下降沿到来时，让从触发器工作。因此，JK触发器具有在时钟脉冲后沿触发翻转的特点。后沿触发在逻辑符号中CP端靠近方框处用小圆圈表示。,JK触发器的状态简表：,列出状态全表，可写出JK触发器的逻辑关系为：,(1).电路的组成,如果在同步RS触发器中将与非门D的输入端和与非门C的输出端c相连，则在同步RS触发器中就能避免出现S=R=1的情况。这时，我们把与非门C的输入端称为D端，即同步D触发器。,4. 由同步RS构成D触发器,(2).工作原理,当CP脉冲未出现时，与非门C、D均关闭，其输出c=d=1。当时钟脉冲上升沿出现时CP=1，此时，如果D=1，则c=0，d=1。触发器的输出为：,如
11、果D=0，则c=1，d=0。触发器的输出为：,可见：不论输入端D的状态如何，时钟脉冲的上升沿出现后，触发器输出端的状态总是和输入端D 的状态相同。,D触发器的逻辑符号,(3).存在的问题,在同步D触发器中，如果在CP保持高电平期间，D的状态发生变化，则输出也将发生变化。但在实际应用中，往往要求在一个CP脉冲期间，触发器状态只能翻转一次。为此，通常将D触发器改造为维持阻塞型结构，（内部结构略）称为维持阻塞D触发器。,维持阻塞D触发器的逻辑状态表：,维持阻塞D触发器的逻辑关系为：,维持阻塞D触发器的特点：,对应每一个时钟脉冲，维持阻塞D触发器的输出状态，只在时钟脉冲的上升沿出现时才有可能变化。,波
12、形图：,上沿触发,设初态为“0”,5.JK T触发器和T触发器,如果把JK触发器的J、K端接在一起，就构成所谓的T触发器，如图所示。,T触发器的逻辑状态简表如下：,（后沿触发）,可见，当T=1时，只要时钟脉冲下降沿一到，触发器就翻转。所以，有时也把工作在T=1状态的触发器称为T触发器。,触发器逻辑功能的转换,6. JK D触发器：,（后沿触发）,可见，其逻辑关系为：,转换状态表：,7.维持阻塞型D（由同步RS转换） T触发器：,如果将维持阻塞D触发器的D端与 相连 ， 就构成T触发器，它的逻辑功能是每来一个脉冲就翻转一次即：,具有计数的功能。,（前沿触发）,9.2 时序逻辑电路的简单分析,1.
13、 从给定的逻辑图中，分析每个触发器的工作状态和翻转条件。,2. 分析电路的每一个状态（驱动）方程，列出状态表。,3. 根据时序逻辑电路的状态表写出电路的逻辑关系，从而分析电路的逻辑功能。,计数器,计数器是数字电路中的基本部件之一，触发器的用途之一也就是组成各种类型的计数器。,计数器的分类：,按计数进制分 二进制计数器、十进制（二十进制）计数器、 N 进制计数器等。,按计数方式分加法计数器、减法计数器、可逆计数器；,按计数脉冲所加入的位置分异步计数器、同步计数器；,1.异步二进制计数器,二进制只有0和1两个数码，二进制的计数规则为“逢二进一”。由于双稳态触发器有0和1两种状态，可以表示一位二进制
14、数。如果要表示n位二进制数，就需要n个触发器。,* 四位异步二进制加法计数器,（1） 四位二进制计数器就需要四个触发器,（3） 四位二进制加法计数规则：,每来一个脉冲，最低位触发器翻转一次。,高位触发器是在相邻低位触发器从1变为0进位时翻转。,（2） 四位二进制加法计数器状态表如下页,异步计数器,四位二进制加法计数器状态表,（4） 用J、K触发器组成的四位异步加法计数器如下图：,电路特点：, 每个触发器的JK端悬空，相当于J=1，K=1的状态。具有计数功能。,每个触发器的CP脉冲由低位的Q端提供，从而保证在脉冲的下降沿翻转。,高位触发器是在低位触发器由1变为0时翻转。,* 由于每来一个计数脉冲
15、，计数器的值加1，所以，称为加法计数器。,工作波形：,* 由于计数脉冲，只是加在最低位的触发器上，其他各位触发器则由相邻低位触发器输出的进位脉冲来触发，因此它们的状态变化有先有后，是异步的，所以称为异步计数器。,* 如果每来一个计数脉冲，计数器的值减1，则称为减法计数器（减计数器通常使各触发器初值置1），既能实现加法计数又能实现减法计数的计数器称为可逆计数器。,* 如果计数脉冲是同时加在每一个触发器的CP端，则各触发器是同时工作的，就称为同步触发器。,2. 异步二-十进制加计数器,关键点：如何使计数器的状态从1001直接变回到0000。,（1）二-十进制计数器真值表：,1 0 1 0,（3）工
16、作情况分析：前9个脉冲按四位二进制加计数，状态变为1001后，J1=0。当第10个脉冲后沿到来时Q1保持0态；当第10个脉冲上沿到来时CA输出为1，即CP3为1，当第10个脉冲下沿到来时， CP3从1跳0，Q3翻转为0态。,设置两控制端：,1 0 0 11 0 1 00 0 0 0,1.同步四位二进制加法计数器,* 由JK触发器组成的计数器如图示。,同步计数器,同步：外加CP脉冲是同时加在各个触发器的CP 端，各触发器在CP脉冲控制下是同时工作的。,同步计数器的计数速度比异步计数器快。,四位二进制加法计数器状态表,同步四位二进制加法计数器工作波形,* 各JK触发器的驱动方程为,2.同步十进制加法计数器,* 由JK触发器组成的计数器如图示。,图中各触发器状态的变化，满足十进制状态表（后页）。,
