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1、6.5 通用逻辑阵列为了克服 PAL器件存在的缺点，80 年代中期，通用阵列逻辑(Generic Array Logic，GAL)器件问世。GAL 器件是在 PAL器件的基础上，结合高速电可擦 CMOS技术研制出的性能优异的新一代器件。GAL 器件的与门阵列是可编程的，或门阵列是固定的、与 PAL器件一样。与 PAL器件的区别在于 GAL器件有输出逻辑宏单元(Output Logic Macro Cell，OLMC)，给用户提供了设计和使用上的较大的灵活性。通过编程可将 OLMC设置为不同的工作状态，使同一种型号的 GAL器件能实现 PAL器件所有的各种输出电路工作模式，增强了器件的通用性。6
2、.5.1 GAL的电路结构 1GAL 的基本结构GAL的基本结构如图 6-5-l所示。由图中可见，它包括三部分：可编程的与阵列、不可编程的或阵列和可编程的输出逻辑宏单元 OLMC。6.5.2 GAL器件的分类及特点1GAL 器件的分类根据 GAl器件电路结构和功能的不同可将 GAL器件分为普通型、通用型、异步型、FPLA型和在线可编程型等 5个系列。GALl6V8B为普通型的 GAL器件，其与阵列可编程，或阵列为固定连接。通用型 GAL器件如 GALl8V10、GAL22V8 等，采用的工艺和基本结构与普通型 GAL器件相同。在普通型 GAL器件基础上，简化了输出逻辑宏单元的结构，增加了阵列规
3、模，向用户提供了两个专用乘积项。所以使用通用型 GAL器件给用户带来了更强大的灵活性。异步型 GAL器件如 GAL20RAl0，它的每一个输出逻辑宏单元 OLMC中都有 8个乘积项，其中 4个乘积项用于实现与或逻辑函数，另外 4个乘积项用于实现异步置位、异步复位、时钟和输出控制，适于异步时序逻辑电路使用。FPLA型 GAL器件如 GAL39V19，是采用高性能 E2CMOS工艺生产的新一代 GAL器件。具有空前的功能密度，包括 10个输出逻辑宏单元(OLMC)，10 个输入逻辑宏单元(ILMC)，10 个输入输出逻辑宏单元(0LMC)，3 个状态逻辑宏单元(SLMC)。同时还拥有与阵列、或阵列
4、都可编程的 FPLA结构，单独的状态寄存器和输入时钟引脚，还包括异步时钟控制，使 FPLA型GAL器件具有高度的设计灵活性。在线可编程型 GAL器件如 ispGALl6Z8、ispGAL22V10 等。在线可编程型(InSystem Programmability，缩写为 isP)是指在用户自己设计的目标系统上为重构逻辑而对逻辑器件进行编程的能力. 采用在系统编程的逻辑器件，使硬件的设计像软件那样灵活且易于修改，硬件的功能可以实时改变或按照预定程序改变组态。这样就省去了对器件单独编程的环节，缩短了调试周期，增加了器件的用途，减少了目标系统现场维护或升级的工作量。isPGALl6Z8、isPGA
5、L22V10 是具有在系统编程和诊断能力的 GAL器件，用户在自己设计的系统中借助系统中的 5V电源就可以实时地对其进行编程和校验。所以，它不用专门的编程器即可完成在线编程，对复杂逻辑设计具有最大的灵活性。2GAL 器件的特点 GAL器件均采用先进的 E2CMOS工艺，因此均可编程，且擦除编程都很快，不需要专门的擦除设备。GAL 器件结构灵活，通用性强，可配置成多种模式。GAL 器件能取代多数 PAL器件，实际应用中，由于 GAL器件对 PAL器件有 100的兼容性，GAL 几乎完全代替了 PAL器件。此外，GAL 器件具有加密功能和电子标签，方便系统加密，利于生产管理。在线可编程型 GAL器
6、件只用 5V电源就可在用户系统内实时编程和测试，FPLA 型 GAL器件的与、或阵列均可编程，且具有多种逻辑宏单元和可编程的异步时钟控制，其密度和灵活性更为增强。集成度是集成电路一项很重要的指标，如果从集成度上分，目前为止我们所介绍的可编程逻辑器件 PROM、PLA、PAL、GAL 均属于低密度可编程逻辑器件(LDPLD)，低密度可编程逻辑器件易于编程，对开发软件的要求低，在 80年代获得了广泛的应用。但随着技术的发展，低密度可编程逻辑器件在集成度和功能方面的局限性也暴露出来，设计的灵活性受到明显的限制。80 年代末期，高密度、大规模可编程逻辑器件(HDPLD)获得空前的发展，以满足复杂系统的
7、要求。现场可编程门阵列 FPGA是与传统 PLD原理不同的一类可编程器件，后面我们将要介绍。6.5.3 PLD器件的开发应用1PLD 器件的开发过程 PLD器件的编程工作需要在开发系统的支持下完成。各家公司对应于自己的产品系列，均推出一套适应自己产品的 PLD开发系统。不同的开发系统支持的设计输入是有区别的，如果开发系统适应性好，可能会更受欢迎。开发系统由软件和硬件两部分组成，开发系统软件是指 PLD专用的编程语言和相应的汇编程序或编译程序，通常为通用的软件包，如: Date IO 公司的 ABEL和 Logical Device，公司的 CUPL等等。用户使用通用的软件包描述逻辑问题，可以用
8、高级语言输入，也可以用电路原理图输入，并由通用的软件包将用户的描述自动转换为描述各个编程点连接情况的编程文件；开发系统硬件包括计算机和编程器。编程器用来完成将编程文件写入 PLD芯片的工作，编程器能提供写入或擦除所需的电源电压和控制信号，并通过串行接口与计算机相连，也是通用的。PID器件的开发过程一般分为如下 3个步骤。 设计输入，将逻辑问题用 PLD语言描述出来。可以利用绘图软件和逻辑单元库绘制逻辑图，也可以用逻辑表达式或真值表输入。设计实现，开发系统软件将上述的描述程序转换为描述各个编程点连接情况的编程文件，编程器将编程文件写入 PLD芯片。 设计检验，将写好数据的 PLD从编程器上取下，
9、用实验方法测试它的逻辑功能，是否达到了设计要求。 2可编程逻辑语言 ABELHDL(1)软件的开发环境； ABEL语言提供了一个集成化的设计环境，主要由 ABEL硬件描述语言、器件自动选择、匹配及故障模拟三部分组成。逻辑描述的书写形式灵活多样, 可采用布尔方程、真值表、状态图等形式，还可以在不指定专门器件或指定器件但不设定脚号情况下完成编译、模拟、优化等功能。SMARTPART、PLD GRADE是ABEL的选件，可用于根据不同的需要提供器件自动选择、器件匹配及器件管脚的设置，以及用于故障的模拟和测试分析。ABEL 语言软件包提供以下功能模块： AHDL2PLA一对输入的源文件(*ABL)进行
10、编译化简；PIASIM和 JEDSIM一源文件模拟，PLASIM 使设计者在选择器件和脚号前进行仿真，JEDSIM对特定的器件进行逻辑功能仿真；FUSEASM一熔丝文件生成模块；PLAOPT一源文件优化处理模块；PLASPUT一设计分割模块；PLAMERGE一设计合并模块；PLA2DASH一图形生成模块；JED2AHDl一熔丝图至 ABELHDL 文件转换模块；PlA2EQNJEDEC 文件至 S1GNETCS表格转换模块；ABELLEBABEL 语言库管理模块； CLEANUP4 一文件管理模块。(2)ABEL语言的设计文件结构ABEL语言源文件是根据 ABELHDL 语言的规范要求写出的表
11、达设计思想的文本文件，包含了用户要求的逻辑功能描述。ABELHDL 语言设计的基本单位是模块。一个设计由一个或多个互相独立的模块组成。如果有多个模块，则按照层次结构把它们组织起来。顶层的模块只有一个，描述设计的总体结构，底层的模块描述顶层模块中包含的各子模块的功能。下面例子为简单的 ABEL源文件例子。例 6-5-1 描述一个 2位计数器的简单 ABELHDL 模块。MODULE counter 头部TITLE Two Bits Counter Block;DECLARATIONS / 说明部分Input clock PIN； “ Outputq0，ql PIN ISTYPE reg ；EQU
12、ATIONS / 逻辑描述部分q0.clkclock；q1.clkClock； q0 :! q0q1 :! q1 & q0 # q1 & q0； END counter 结束 这个名为 counter的两位计数器有一个输入引脚 clock，是计数器的时钟。它有两个输出引脚，q0 是 clock的二分频，ql 是 clock的四分频。经过编译、连接、器件适配、下载后，能在可编程器件中实现两位计数器的功能。 上例为一个独立的模块，完成特定的功能。我们看到一个模块包括头部、说明部分、逻辑描述部分和结束四部分。头部是一个模块的开始，必须独在模块的最前面。由 MODULEL语句开始，指出模块的名字. 此
13、外，头部还可能包括 INTERFACE语句，用于模块间的接口：TITLE语句也属于头部，后面跟一个字符串，对模块进行简单的解释。TITlEL 语句是可选的。说明部分对本模块中使用的器件、信号、常量、宏和库进行说明，说明部分紧跟在头部之后 (省略关键字 DECLARATIONS)，或用关键字 DECLARATIONS指出一个说明部分的开始。逻辑描述部分可用方程式、真值表、状态图、熔丝图、异或因子等具体描述模块的逻辑功能。用关键字 EQUATIOS表明逻辑描述部分的开始。结束部分用结束语句 END标志一个模块的结束。此外，一个模块中还可能包含一个测试向量部分，用于验证逻辑设计的功能。测试向量部分可以包括在模块中，也可以放在一个单独的测试向量文件中。ABEL-HDL 语言是较为通用的语言，相对来说比较复杂，其语言的规则、指令本书不详细叙述。详细内容请见有关ABEL 一 HDL的参考资料。
