《03级计算机组成原理本科期末试题A带答案(史岚)》由会员分享，可在线阅读，更多相关《03级计算机组成原理本科期末试题A带答案(史岚)（5页珍藏版）》请在金锄头文库上搜索。
1、1东 北 大 学 考 试 试 卷 （ A 卷 答 案 ）20042005学年第1学期课程名称：计算机组成原理 总分 一 二 三 四 五 六 七 学 院班 级学 号姓 名密封线1 冯诺依曼机体系结构的主要思想是（ ）概念。存储程序（并顺序执行）2 为表示无符号数值 0128 需要（ ）个二进制位。83 设寄存器位数为 8 位，机器数采用补码形式（含 1 位符号位） 。对应于十进制数27，寄存器内容为（ ）H。E54 三级存储系统是指（ ）这三级。Cache（高缓）- 主存-辅存（外存）5 建立高速缓冲存储器的理论依据是（ ） 。程序运行的局部性原理6 硬布线控制器设计的基本思想是：某一微操作控制
2、信号是指令译码输出、 （ ）信号、状态条件（反馈）信号的函数。时序7 寄存器 IR 的作用是（ ） 。存放当前执行的指令8 在微程序控制器中，时序信号常采用（ ）的二级体制。节拍（电位）-脉冲9 为实现中断，保护断点和现场一般使用（ ） 。堆栈10 中断向量是指（ ） 。中断服务程序的入口地址（中断服务程序的 PC 及其 PSW 内容）1 浮点数用规格化形式表示是为了扩大数值的表示范围。 （ 错 ）2 多体交叉存储器主要解决的问题是扩充主存储器的容量。 （ 错 ）3 EEPROM 是允许用电擦除后重写的只读存储器。 （ 对 ）4 在取指令操作完成后，程序计数器 PC 中存放的是下一条顺序执行的
3、指令的地址。 （ 对 ）5 控制存储器用来存放微程序和数据。 （ 错 ）6 中断系统是由软硬件结合实现的。 （ 对 ）7 Cache 与主存统一编址，即主存空间的某一部分属于 Cache。 （错 ）8 取指令操作不受指令的操作码控制。 （ 对 ）9 双端口存储器之所以能高速读写，是因为采用了流水技术。 （ 错 ）10 因为 DRAM 是破坏性读出，必须不断地刷新。 （ 错 ）一、 （10 分）填空题（答案请勿直接写在每小题的括号里，请答在本题下面空白处。每空 1 分）二、 （10 分）判断题（在每小题后的括号内答“对”或“错” 。每小题 1 分）2三、 （20 分）简要回答下列问题2（5 分）
4、比较 SRAM 芯片与 DRAM 芯片的主要异同点。答：DRAM 芯片与 SRAM 芯片相同之处都有存储体、地址译码驱动系统、I/O 和读写控制电路几个部分作为芯片构成；DRAM 芯片与 SRAM 芯片不同之处（1）增加了刷新控制电路（2）地址引脚复用减少引线：由 RAS*和 CAS*分时选择地址并锁存到芯片中；（3）一般没有 CS*信号；代之以 RAS*和 CAS*；（4）在1（例：16K 1、256K1 等）的 DRAM 芯片中，数据线 D 常分为两个引脚：Din 和 Dout。3 （5 分）指令和数据都在内存中，计算机如何区分某次访问内存取出的是指令还是数据？答：主要由时序信号来区分取指
5、令机器周期取出来的是指令，而执行周期（其他机器周期）访存取出来的是数据。进一步说，取出来的内容若送往控制器，则为指令；若送往执行部件则为数据。4 （5 分）在微程序控制器中微程序计数器（PC）可以用有计数功能（加 1）的微地址寄存器（AR）来代替。试问，程序计数器（PC）是否可以用有计数功能（加 1）的存储器地址寄存器（MAR）来代替？为什么？答：不可以。原因是：MAR 除了存放指令地址外还用来存放数据地址；而微程序控制器中的 PC 或 AR 只是用来存放微指令的地址。1（5 分）什么是“中断响应”？中断周期完成的主要操作有哪些？答：处理器从发现中断请求、终止现运行程序到调出中断服务程序的过程
6、称为中断响应。中断周期完成的主要操作：关中断，保护断点（PC 和 PSWR 的内容入栈）和找到中断源（装入新的 PC 和 PSWR） 。3五、 （15 分）某 CPU 提供 16 条地址线（A 15A 0） 、8 条数据线（D 7D 0）及 R/ 控制信号（高电平为读，低电平为写） 。目前要为该W机配 8KB 主存，其中 4KB 为 ROM，占据最低地址区，采用 2K8 位的EPROM 芯片构成；另外 4KB 为 RAM，采用 4K2 位的 SRAM 芯片构成，占据以 4000H 为起始地址的连续区域。问：（1）需要已知的 EPROM 芯片和 SRAM 芯片各多少片？写出各芯片的二进制地址范围
7、；（2）画出包括片选逻辑在内的 CPU 与存储器之间的连接图（译码器、门电路自定） 。解答：（1） 需要已知的 EPROM 为 2 片，SRAM 为 4 片；各芯片的二进制地址范围如下所示：A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0第 1 片 EPROM 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1第 2 片 EPROM 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1第
8、1 片第 4 片 SRAM（并联）的地址范围0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1四、 （12 分）一个组相联 Cache 由 64 个存储块组成，主存由 8192 个存储块组成；每组包含 4 个块，每块由 32 个字组成，存储器按字编址。要求：（1）求主存地址有多少位？Cache 地址有多少位？其地址映射是几路组相联？（2）计算主存地址格式中，区号、组号、组内块号和块内地址字段的位数各是多少。解答：（1）主存地址为 18 位，Cache 地址为 11 位，其地址映射为 4 路组相联。（2）区号 组号 组内
9、块号 块内地址7 位 4 位 2 位 5 位解答：（2）图略（不唯一）4各级中断处理程序及用户程序的屏蔽字CPU 运行屏蔽字中断处理程序A B C DA 级中断处理程序 1 1 0 1 A 级中断处理程序B 级中断处理程序 0 1 0 0 C 级中断处理程序 1 1 1 1 B 级中断处理程序 D 级中断处理程序 0 1 0 1用户程序 0 0 0 0 C 级中断处理程序D 级中断处理程序 用户程序A、B 、C、D 四级中断请求同时出现 时刻 t 时间 T六、 （15 分）已知某机有四级中断 A、B、C、D，其中断响应优先级由高到低依次为 ABCD。现在为了调整各级中断的处理次序，用软件修改各
10、级中断的屏蔽字如左下表所示，其中“1”表示中断屏蔽， “0”表示中断开放。问：（1） 按此表改变后的中断处理次序是怎样的？（2） 当 CPU 运行用户程序的某时刻 t（见右下图中的标示） ，A、B、C、D 四级中断请求同时出现，请在右下图中画出 CPU 运行程序的轨迹。解答：（1） 改变后的中断处理次序是 CADB。（2） 见右图。5七、 （18 分）双总线结构的模型计算机数据通路如下图所示。其中的 ALU 具有算术加运算和算术减运算的功能，算术加是对其输入端寄存器 X 和 Y 中的内容进行二进制加法即（X）+（Y） ；算术减则是完成（X）+（Y） ， （Y ）代表（Y ）的反码。上述加、减运
11、算由 ALU 上的控制信号+ 、控制。图中的连线上标有控制信号的，用下标 i 表示输入控制信号，o 表示输出控制信号；线上无标示的为直通信号，不受控制。控制信号 G 控制 A 总线与 B 总线之间的门是否打开。现用水平型字段直接译码结合下址字段法设计该机微指令格式，假定设计好的全部微程序流程中，需要分支转移的地方共有 6 个，控存容量为 256 字，并设微程序可以在控存的全部空间内转移。要求设计完成的微指令长度不超过 25 位。（1） 请设计出该机微指令的格式。（2） 假设指令 SUB R1，R3【指令功能：（R1）（R3 ）R1） 】的取指令工作已经完成，指令码已取到 IR 中，且操作数 a
12、 和 b（补码形式）也已经在 R1 和 R3 中；问：按（1）中设计的微指令格式实现 ab 并将结果补码送到 R1 需要几条微指令？写出实现该操作的微程序代码，忽略顺序控制字段。图中：IR指令寄存器，PC程序计数器（在 PC+1 信号控制下完成自增计数） ，M主存（受读、写信号控制） ，MAR存储器地址寄存器，MDR存储器数据寄存器，R0、R1、R2、R3通用寄存器，X、YALU的输入寄存器。解答：（1） 设计微指令格式如下：A 总线寄存器 寄存器B 总线 ALU 运算 M ALU+1 PC+1 G 打开 P 字段 下址字段4 位： 3 位 2 位 2 位 1 位 1 位 1 位 3 位 8
13、位0000：无 000：无 00：无 00：无 0：不+1 0：不+1 0：G 不打开0001：R0i 001：R0o 01：+ 01：读 1：+1 1：+1 1：G 打开0010：R1i 010：R1o 10： 10：写 0011：R2i 011：R2o0100：R3i 100：R3o0101：MDRi 101：MDRo0110：PCi 110：PCo0111：IRi 111：IRo1000：Xi1001：Yi1010：MARi（2）实现 a-b 并将结果补码送 R1 需要 3 条微指令。实现该操作的微程序代码如下（忽略顺序控制字段）：1000 010 00 00 0 0 11001 100 00 00 0 0 10010 000 10 00 1 0 1
