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1、1Basys 2 数字电路实验指导书同学们先去网上下载 ISE 软件，破解并安装！2前 言一、实验课目的EDA 实验课是电子工程类专业教学中重要的实践环节，包括了 ISE 开发环境基本操作及 Verilog 语言、组合逻辑电路设计、流水灯设计、计数器设计、扫描显示电路的驱动、综合层次性实验交通灯或数字秒表设计实验。要求学生通过实验学会正确使用 EDA 技术，掌握 FPGA 器件的开发，熟练使用 ISE 开发环境，掌握Verilog 语言的编程，掌握数字电路和系统的设计。通过实验，使学生加深对课堂专业教学内容的理解，培养学生理论联系实际的能力，实事求是，严谨的科学作风，使学生通过实验结果，利用所
2、学的理论去分析研究 EDA 技术。培养学生使用 EDA 实验设备的能力以及运用实验方法解决实际问题的能力。二、实验要求： 1.课前预习 认真阅读实验指导书，了解实验内容； 认真阅读有关实验的理论知识； 读懂程序代码。2.实验过程 按时到达实验室； 认真听取老师对实验内容及实验要求的讲解； 认真进行实验的每一步，观察程序代码与仿真结果是否相符； 将实验过程中程序代码和仿真结果提交给老师审查； 做完实验后，整理实验设备，关闭实验开发板电源、电脑电源后方可离开。3.实验报告 按要求认真填写实验报告书；3认真分析实验结果；按时将实验报告交给老师批阅。三、实验学生守则1保持室内整洁，不准随地吐痰、不准乱
3、丢杂物、不准大声喧哗、不准吸烟、不准吃东西；2.爱护公务，不得在实验桌及墙壁上书写刻画，不得擅自删除电脑里面的文件；3.安全用电，严禁触及任何带电体的裸露部分，严禁带电接线和拆线；4.任何规章或不按老师要求操作造成仪器设备损坏须论价赔偿。4目 录实验一 ISE 开发环境入门_五人表决器4实验二加法器、乘法器、比较器的设计26实验三 流水灯28实验四 计数器30实验五 综合层次性实验交通灯设计32实验六 综合层次性实验数字秒表设计34附录一 basys 2 开发板资料 365实验一 ISE 开发环境入门一、实验目的1.了解 ISE 开发环境及基本操作。2.熟悉设计方法和步骤。3.掌握电路的综合和
4、实现。4.掌握电路仿真与时序分析。5.熟悉 3/8 线译码器工作原理和五人表决器设计。二、实验内容和基本原理1.以 3/8 线译码器为例，总 体 思 路 以 Basys 2 开 发 板 中 的 三 个 拨 位 开 关 ，SW2， SW1,SW0 为 三 个 输 入 信 号 ， 可 以 代 表 8 种 不 同 的 状 态 ， 该 译 码 器 对 这 8 种 状 态译 码 ， 并 把 所 译 码 的 结 果 在 八 个 发 光 二 级 管 （ LD7LD0） 上 显 示 。2.输入与输出之间逻辑关系3.以 Basys 2 开 发板 中 的 五 个 拨 位 开 关 ， SW4， SW3,SW2， S
5、W1,SW0 为 五 个 输 入 信 号 ， 可 以 代 表 五 个 表 决的 人 ， 当 五 个 人 中 有 三 个 以 上 同 意 时 ， 则 表 决 通 过 ， 并 将 表 决 的 结 果 在 LD0 上 显 示 出来 。4. 其真值表： 输入 输出A B C D E F0 0 1 1 1 10 1 0 1 1 10 1 1 0 1 10 1 1 1 0 11 0 0 1 1 11 0 1 0 1 11 0 1 1 0 11 1 0 0 1 11 1 0 1 0 161 1 1 0 0 10 1 1 1 1 11 0 1 1 1 11 1 0 1 1 11 1 1 0 1 11 1 1
6、1 0 11 1 1 1 1 1others 05.输入与输出之间逻辑关系f=abc+abd+abe+acd+ace+ade+bcd+bce+bde+cde;三、主要仪器和设备主要仪器和设备：计算机，Basys 2 开发板。图 1 Basys 2 开发板7四、ISE 开发环境1、 建立工程。选择菜单“File”“New Preject”。点击New Project进入新建工程向导对话框8点击“Next”后，进入工程设置对话框。输入工程名字：experiment1工程所在目录点击“Next”按纽顶层源文件类型9对如下选项进行设置：Family:Spartan3EDevice:XC3S100EPa
7、ckage:CP132TOP-Level Source：HDLSynthesis Tool：XST（VHDL/Verilog）Simulator：ISim（VHDL/Verilog）Preferred Language：Verilog点击“Next”后，进入工程摘要对话框。产品范围(product category)芯片的系列(Family)具体的芯片型号(Device)封装类型（Package）速度信息（speed）综合工具（Synthesis Tool)仿真工具（Simulator）喜欢的语言（VHDL/Verilog）点击“Next”按钮10点击“Finish”后，完成工程的创建。点击“
8、Finish”按钮112、建立 Verilog 源文件。选中器件名字，点击鼠标右键，弹出一个快捷菜单。生成了空的工程框架1工程名器件名字112选中“New Source”，进入新建源文件向导对话框，输入文件名。选中器件名字，点击鼠标右键选中New Source0IP 生成向导000000000原理图文件用户文档文件Verilog 模块 模板文件Verilog 测试 平台模板文件VHDL 模块模板文件VHDL 库模板文件VHDL 包模板文件VHDL 测试平台模板文件片上系统设计向导13点击“Next”后，进入定义模块对话框，进行端口指定。0选择 VHDL Module0输入”experiment
9、”作为 VHDL 模块的名字点击“Next”按钮0指定端口名0指定端口方向0指定位宽点击“Next”点击“Next”14点击“Next”后，进入概要对话框。点击“Finish”后，回到 ISE 主界面。点击“Finish”15输入源程序代码：module experiment1(output 7:0 ld,input 2:0 sw);assign ld0=sw2&sw1&sw0;assign ld1=sw2&sw1& sw0;assign ld2=sw2& sw1&sw0;assign ld3=sw2& sw1& sw0;assign ld4= sw2&sw1&sw0;assign ld5=
10、sw2&sw1& sw0;assign ld6= sw2& sw1&sw0;assign ld7= sw2& sw1& sw0;endmodule3、综合。生成的 experiment1.v文件添加代码到experiment1.v文件中164、仿真。先选中 Simulation，然后选中器件名字，点击鼠标右键，弹出一个快捷菜单。点击“New Source”后，进入选择源文件类型对话框。选中 experiment1.v文件双击进行综合17选择关联文件概要18进入仿真测试文件编辑窗口 输入测试程序代码19module test;reg 2:0 sw;wire 7:0 ld;experiment1
11、uut (.ld(ld), .sw(sw);initial beginsw = 8b000;#100 sw = 3b001;#100 sw = 8b010;#100 sw = 8b011;#100 sw = 8b100;#100 sw = 8b101;#100 sw = 8b110;#100 sw = 8b111;end endmodule 右键单击“Simulate Behavioral Model”弹出快捷菜单，点击“run”命令。20 进入 ISim 仿真器界面，选中 Simulation 菜单中的“Run”命令。显示仿真波形时序图。5、编写约束文件。选中器件名字，点击鼠标右键，弹出一个
12、快捷菜单。21选中“New Source”，进入新建源文件向导对话框，输入约束文件名。选中器件名字，点击鼠标右键选中New Source选中实现约束文件输入约束文件名点击“Next”按钮22点击“Next”后，进入概要对话框。点击“Finish”后，回到 ISE 主界面，编辑约束文件。输入约束文件代码NET sw LOC=K3;NET sw LOC=L3;NET sw LOC=P11;NET ld LOC=G1;NET ld LOC=P4;NET ld LOC=N4;NET ld LOC=N5;NET ld LOC=P6;NET ld LOC=P7;NET ld LOC=M11;点击“Fini
13、sh”按钮23NET ld LOC=M5;6、实现7、生成编程文件8、下载双击进行实现选中 experiment1.v文件双击生成编程文件选中 experiment1.v文件24将 Basys 2 开发板右上角的 Mode 左边两个引脚（PC）用跳帽短接（JTAG 模式）。将 Basys 2 开发板左下角的 Power 开关打开。打开 Digilent Adept 下载软件，浏览选中编程文件，并进行下载。9、功能测试五、实验步骤1、新建一个工程，命名为 vote5.xise。2、新建一个 Verilog 源文件，命名为 vote5.v,编写源文件。3、综合4、新建一个测试文件，命名为 test
14、.v，编写测试文件进行波形仿真。5、新建一个约束文件，命名为 vote.ucf。6、实现7、生成编程文件8、下载9、功能测试浏览选中下载文件编程下载25六、实验报告要求1.写出设计思想及框图2.简述设计步骤和调试过程。包括总体电路设计、相应模块设计，以及在 ISE 上完成的设计和仿真。相关文档包括：Verilog HDL 语言的源代码（程序要有详细的注释和功能说明）、引脚分配的约束文件、验证设计功能等设计的所有文档与调试的结果。3.写出结论及心得体会。4.按照实验报告模板，撰写实验报告。实验报告各项内容都要填好，不能空缺。源代码和图可以打印，其它内容手写。说明：1、模仿 3/8 译码器的操作，
15、写出下列五人表决器的 VHDL 程序并对其进行仿真和下载测试。2、按照实验报告模板完成实验报告具体包括：实验目的实验内容及基本原理主要实验设备型号及技术指标（计算机，Basys 2 开发板，ISE 开发环境）。实验方案与测试记录（实验方案包括进行实验的硬件电路、Verilog 程序、操作步骤，测试记录包括实验过程中测得的主要数据和现象）实验结果分析(分析实验过程中获得的数据、仿真波形、现象或问题的正确性和必然性，分析产生不正确结果的原因和处理方法)。26实验二 加法器、乘法器、比较器的设计一、实验目的1. 进一步熟悉 ISE 开发环境及基本操作。2. 掌握两个四位二进制加法器模块的设计方法。3. 掌握两个四位二进制乘法器模块的设计方法。4. 掌握两个四
