数字系统设计-复习

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1、1.数字系统设计概论1.1 数字系统的概念是指对数字信息进行存储、传输、处理的电子系统。它的输入和输出都是数字量。 通常把门电路、触发器等称为逻辑器件；将由逻辑器件构成，能执行某单一功能的电路，如计数器、译码器、加法器等，称为逻辑功能部件；把由逻辑功能部件组成的能实现复杂功能的数字电路称数字系统。数字系统和功能部件之间的区别之一在于功能是否单一。区别之二在于是否包含控制电路。1.2 数字系统的发展1.2.1 EDA 技术: EDA（Electronic Design Automation） 立足于计算机工作平台而开发出来的一整套先进的设计电子系统的软件工具。三个发展阶段： (1)电子 CAD

2、阶段；(2)电子 CAE 阶段；(3)EDA 阶段。EDA 技术的特点：（1）高层综合和优化（2）采用硬件描述语言进行设计（3）开放性和标准化（4）库的引入（5）支持“自顶向下”设计方法系统设计层次： （1）板图级(物理级)（2）逻辑门级（3）寄存器传输级（4）行为级（5） 系统级1.2.2 数字系统的两种设计思路：（1）自底向上法(Bottom-up 设计)设计过程从最底层设计开始。设计系统硬件时，首0先选择具体的元器件，用这些元器件通过逻辑电路设计，完成系统中各独立功能模块的设计，再把这些功能模块连接起来，搭建成完整的硬件系统。 在进行底层设计时，缺乏对整个电子系统总体性能的把握，在整个系

3、统设计完成后，如果发现性能尚待改进，修改起来比较困难，因而设计周期长。（2）自顶向下法(Top_down 设计)按一定原则将系统分成若干子系统，再将每个子系统分成若干个功能模块，再将每个模块分成若干小的模块直至分成许多可以实现的基本模块。1.2.3 构建数字系统的方法途径 专用集成电路 把所设计的数字系统做成一整片规模集成电路，不仅减小了电路的体积、重量、功耗、而且使电路的可靠性大为提高。 PLD完全由用户自行定义芯片逻辑功能的“通用型”数字器件。用户可以借助特定的 EDA 软件设计一个数字电路或数字系统，通过该软件进行一系列的操作（仿真综合适配）后形成特定的二进制文件，然后通过专门的编程器或

4、 ISP（In System Program）的方式下载到芯片中，使其具备预期的功能。可以反复修改，反复编程，直到完全满足要求。降低了开发的风险。管脚定义的灵活，增加了设计的自由度，提高了效率。同时这种设计减少了所需芯片的种类和数量，缩小了体积，降低了功耗，提高了系统的可靠性。1.2.4 基于 IP 模块的设计IP(Intellectual Property)原来的含义是指知识产权、著作权等，在 IC 设计领域则可以理解为完成某种功能的设计模块，也可称为 IP 核。 IP 核分为软核、硬核和固核：软核指的是在寄存器级或门级对电路功能用 HDL 进行描述，表现为 VHDL或 Verilog HD

5、L 代码。用户在使用软核的时候可以修改，以满足自己所需要的功能。实现后电路的总门数在 5000 门以上。硬核指的是以版图形式描述的设计模块，它基于一定的设计工艺，用户不能改动，用户得到的硬核仅是产品的功能，而不是产品的设计。一般在专用集成电路 ASIC 器件上实现，总门数在某些方面 5000 门以上。 固核介于硬核和软核之间，允许用户重新定义关键的性能参数，内部连线也可以重新优化。一般在 FPGA 器件上实现的、经验证是正确的、总门数在某些方面 5000 门以上电路结构编码文件称为“固核”。数 字 系 统 的实 现 方 式专 用 集 成 电 路（ ASIC）标 准 逻 辑 器 件 PLDCMO

6、S (40)TL(54/7) C /FGA21.3 数字系统的设计流程1、设计输入目前，已成为 IEEE 标准的是 VHDL 语言和 Verilog HDL语言。 VHDL (Very High Speed Integration Circuit HDL，超高速集成电路硬件描述语言):是于 1985 年由美国国防部的支持下正式推出的。1987 年被采纳为 IEEE 标准。 Verilog HDL 语言是美国 Gateway Design Automation公司 于 1983 年推出的， 1995 年被采纳为 IEEE 标准。2、综合： 指的是将较高层次的设计描述自动转化为较低层次描述的过程。

7、综合器就是能够自动实现上述转换的工具。或者说，综合器是能够将原理图或 HDL 语言表达和描述的电路功能转化为具体的电路结构网表的工具。 综合有下面几种形式：1）行为综合；2）逻辑综合；3）版图综合。3、适配：是将由综合器产生的网表文件配置于指定的目标器件中，并产生最终的可下载文件。适配过程包括： 映射、 布局、 布线。4、仿真： 是对所设计电路的功能的验证。功能仿真：在做完理论设计,没有选择具体器件时所做的仿真。不考虑信号时延等因素的仿真，也叫前仿真。时序仿真：是在选择了具体器件并完成了布局布线后 进行的包含定时关系的仿真。也叫后仿真。它主要用于验证由于不同的布线方式、分区规划而产生的各种延时

8、对系统功能的影响。5、编程下载和配置：把适配后生成的编程文件装入到 PLD 器件中的过程称为下载。通常对 CPLD 器件的下载称为编程(Program) ，对于 FPGA 器件的下载称为配置(Configure)。下载后的 FPGA/CPLD 器件就是所设计的电子系统。1.4 用于开发 FPGA 和 CPLD 的 EDA 工具1.基于 CPLD/FPGA 的集成开发环境32.可编程逻辑器件 PLD2.1 PLD 概述2.1.1 PLD 的基本概念可编程逻辑器件 PLD 制作工艺采用的是 CMOS 工艺，在这些器件的内部，集成了大量功能独立的分立元件，它们可以是基本逻辑门、由基本逻辑门构成的宏单

9、元，以及与阵列、或阵列，芯片内还有大量可配置的连线，在器件出厂时，芯片内的各个元件、单元相互间没有连接，芯片暂不具有任何逻辑功能。芯片内的各个元件、单元如何连接，由用户根据自身的设计的电路功能要求通过计算机编程决定。2.1.2 PLD 的作用高密度的 PLD，即 CPLD/FPGA，能完成任何数字器件的功能，上至高性能的CPU,下至简单的 74 电路，都可以用 CPLD/FPGA 来实现。2.1.3 PLD 的分类4按编程特点分类按编程次数分类一次性编程器件(One Time Programmable， OTP)可多次编程器件按不同的编程元件和编程工艺划分采用熔丝(Fuse)编程元件的器件，如

10、 PROM。采用反熔丝(Antifuse)编程元件的器件。采用紫外线擦除、电编程方式的器件，如 EPROM。采用电擦除、电编程方式的器件，一般采用 EEPROM 和快闪存储器 (Flash Memory)两种工艺实现。采用静态存储器(SRAM)结构的器件按结构特点分类阵列型的 PLD 器件：基本结构为与或阵列。如：SPLD 和绝大多数的 CPLD。单元型的 PLD 器件：基本结构为逻辑单元。如：FPGA2.1.4 PLD 的基本构成原理与表示方法(a)AAAENAA AEN(b)A B CP Y(c) (d) (e)P1 P2 P35常用门电路在 PLD 中的表示法(a)与门；(b)或门；(c

11、)输入缓冲器；(d)三态输出缓冲器；(e)非门2.2 SPLD 介绍2.2.1 可编程只读存储器（PROM）它包含一个固定的“与”阵列和一个可编程的“或”阵列, 它的“与 ”阵列是一个“全译码阵列”,即对某一组特定的输入 i(i=0,1,2)只能产生一个唯一的乘积项。因为是全译码,当输入变量为 n 个时,阵列的规模为 2n,所以 PROM 的规模一般很大。PROM 存在的不足：PROM 虽然也可以用来产生组合逻辑函数，但因为往往只用到了与逻辑阵列输出的最小项的一部分，而且有时这些最小项还可以合并，因此器件内部资源的利用率不高。2.2.2 可编程逻辑阵列PLA（ Programmable Log

12、ic Array） 它的 “与”阵列和“或”阵列都是可编程的。 PLA 与 PROM 比较：1、由于 PLA 的与逻辑阵列是可编程的，AB P (a) (b)AB PA Y3BCD 与逻辑阵列或 逻 辑 阵 列21Y0PLA的 基 本 电 路 结 构6所以就可通过编程只产生所需要的乘积项，使得与逻辑阵列和或阵列所需的规模大为减少，从而有效地提高了芯片的利用率。2、PLA 器件内部的与阵列和或阵列均可编程，因而在实现函数时，它的灵活性最高。3、由于 PLA 的与、或阵列均要求能编程，这种结构在实现比较简单的逻辑功能时还是比较浪费的。2.2.3 可编程阵列逻辑 PAL（Programmable A

13、rray Logic） 其基本结构包含一个可编程的“与”阵列和一个固定的“或”阵列。 PAL 的几种输出电路的结构和反馈形式：（1）专用输出结 构（2）可编程 I/O 结构 O0O1O2OR()AND()I2 I1 I0 I0I1I2I3 Y0Y1Y2Y3输 入 行OI(a)输 入 、 反 馈 及 I/O(b)II/O输 入 、 反 馈 及 I/OI I/(a)可 编 程 I/O结 构7（3）寄存器输出结构 （4）异或型输出结构 优缺点1、增加了各种形式的输出电路，扩展了电路的逻辑功能，提高了使用的灵活性。2、采用了双极型熔丝工艺，只能一次性编程3、PAL 器件输出电路结构的类型繁多，给设计和

14、使用带来一些不便2.2.4 通用阵列逻辑(GAL)采用 E2CMOS 工艺制作，可以用电信号擦除并反复编程上百次。在结构上的显著特点是输出采用了宏单元（OLMC ） 。GAL 器件的可编程“ 与” 阵列则是送到 OLMC 上输出的。通过对 OLMC 单元的编程,器件能满足更多的逻辑电路要求 ,从而使它比 PAL 器件具有更多的功能,设计也更为灵活。输出逻辑宏单元(OLMC) 的结构4 选 1 选择器用来选择输出方式、输出极性2 选 1 选择器用来选择反馈信号（即选择输出引脚为输入变量） SPLD 结构对比表：输 入 、 反 馈 及 I/OIQQD Q(c)输 入 、 反 馈 及 I/OIQQD

15、(d)时 钟 EN时 钟 ENP1P2 FQQ输 入 、 反 馈 及 I/OIQQD Q(c)输 入 、 反 馈 及 I/OIQQD(d)时 钟 EN时 钟 ENP1P2 FQQ82.3 HPLD 介绍2.3.1 CPLD (Complex Programmable Logic Device,复杂可编程逻辑器件)一般把所有的集成度超过 1000 门以上的 EPLD （Erasable Programmable Logic Device）器件都称为是 CPLD。 * CPLD 包括 三部分：可编程逻辑宏单元、可编程 I/O 单元、可编程内部连线（1） 、可编程逻辑宏单元（LMC,Logic Ma

16、cro Cell）：称为内部逻辑宏单元。LMC 内部主要包括与阵列、或阵列、可编程触发器和数据选择器等电路，能独立地配置为时序或组合工作方式。(a) 多触发器结构和“隐埋”触发器结构：不增加芯片的管脚(b) 乘积项共享结构(c) 异步时钟(2)、可编程 I/O 单元（IOC，Input/Output Cell）内部信号到引脚的接口部分。一般只有少数几个专用输入端，大部分端口均为 I/O 端。其内部通常由三态输出缓冲器、输出极性选择器、输出选择控制器、反馈选择器等几组数据选择器组成。通过编程可以使每个 I/O 引脚单独地配置为输入、输出和双向工作、寄存器输入等各种不同的工作方式，因而使I/O 端的使用更为方便、灵活。(3)、可编程内部连线（PIA,Programmable in aline