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1、衬底噪声耦合分析与减小衬底噪声的措施一、三种噪声注入机制：1、碰撞电离2、信号翻转期间，通过晶体管的源漏结电容耦合3、数字部分的电源地网络耦合（即电源噪声和地噪声）4、占主导地位的噪声源的主导要素：电路规模大小、电源地网络的寄生阻抗、去耦电容、信号上升时间等。二、衬底噪声的影响：1、器件级：影响晶体管的阈值电压2、电路级： 影响电路的不同模 块， 这取决于电路的形式，拓扑结构，布局风格，供电电源的规划以及封装的寄生效果。3、系统级：影响 PLL、ADC、DAC 和 RF 接收模块等。三、衬底类型：1、轻掺杂衬底：电阻约为 15 欧姆 1 厘米，容易 产生 latch-up。2、外延层衬底：外延
2、层厚度约为 5-8 微米，重 掺杂衬 底电阻约为 15 毫欧 1 厘米，对防止 latch-up 有很大好 处。四、电流在衬底中的分布形式：1、 在轻掺杂衬底中，衬底噪声在整个衬底中传播比较均匀，随距离的增加噪声电流近似线性衰减。2、 在外延层衬底中，4 倍的外延层厚度以内， 衬底噪声主要在外延层传播，当大于 4 倍的外延层厚度时，衬底噪声主要集中于重掺杂衬底。五、衬底噪声减小技术：主要围绕减小源漏结耦合噪声和稳定电源地1、 减小开关噪声的数量级：、1、 交错模拟电路和数字电路的工作时间和工作频率、2、 减小同一时间的开关事件数量、3、 降低信号的上升时间（降低时钟频率）：、4、 尽量使用低驱
3、动强度器件、低噪声器件：（5） 版图布局的理想情况：1 数模分开2 数模电源地独立，产生开关事件的模拟电路的电源地独立3 按照低幅度 A1，中幅度 A2，高幅度 A3，保护环 ，低速 D1（或是静态电路），中速 D2，高速 D3，输出缓冲器的顺序布局，最小化噪声的影响。这样布局的好处是最敏感的模拟电路与产生最大噪声的数字部分相距最远，其中静态数字电路或是低速数字电路部分起了一个物理距离的缓冲作用（space isolation ），而且相邻电路间的影响达到了最小化。4 模拟电路中的噪声模块（产生瞬变电压或瞬变电流的模块，如比较器，晶振电路等），不可靠近低幅度电路或是高增益电路。5 芯片引脚的摆
4、放：芯片引脚信号可以分成四组，敏感模拟信号，大范围摆动模拟信号，静态数字控制信号和时钟信号。对于高频数字引脚，最好能用静态控制信号引脚或电源地引脚进行隔离，以减小对其它信号的干扰。（5） 隔离：1 物理距离隔离：不同类型衬底隔离效果不同，对于轻掺杂衬底，随距离的增加，衬底噪声近似线性衰减；而对于外延层衬底，距离大于 4 倍的外延层厚度以后，隔离效果就不会有明显的改善了。2 深阱隔离： 对于高频电路隔离效果会降低。（6） 增加衬底接触和阱接触的密度：为噪声提供一个低阻导通路径，同时也提高了芯片的抗栓锁能力。最好靠近模拟电路和数字电路放置，这样可以在噪声向下流入衬底之前尽多地把噪声导入到地。、7、
5、 保护环：靠近数字电路和模拟电路放置，以最快把噪声导入到地。、8、 增加去耦电容：增加电源地的稳定性（filter capacitor，stacking power and ground interconnects）、9、 减小寄生电感：1 采用低寄生封装2 高频信号采用低 电感管脚连接3 最大化数字 电路的电源地引脚个数：并联电感电感值减小4 对高频引脚 进行隔离Notice：Constantly clocked digital circuitry is the dynamic noise generator, not static devices. The static logic is
6、quiet and can be used as a separation tool between the analog circuits and the dynamic logic. Placing the active digital farthest away from the analog circuits and using the static digital as a space buffer between them improves separation without increasing the die size.2、提高敏感电路的抗噪声能力：（1）差分设计：降低共模干扰，降低对电源地噪声的敏感度（2）低带宽设计：减小噪声频率范围，高增益电路尤其需要注意（3）强信号设计：增强信噪比（4）减小模拟信号个数，减小噪声耦合的机会（5）输入端加 RC 滤波和输入缓冲器：消减特定频率的噪声并加强输入信号（6） 关注模拟电路中的开关事件，减小或降低其噪声影响（比较器，晶振电路）
