模拟前端电路设计说明文档

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1、模拟前端电路设计容提要：超低功耗、高集成的模拟前端芯片是针对便携式通信设备 例如手机、以及无线终端 而设计的，芯片部集成了双路位接收和双路位发送，可在转换速率下提供超低功耗与更高的动态性能。芯片中的模拟输入放大器为全差分结构，可以接受 满量程信号；而模拟输出则是全差分信号，在共模电压下的满量程输出围为。利用兼容于和的线串行接口可对工作模式进行控制，并可进行电源管理，同时可以选择关断、空闲、待机、发送、接收及收发模式。通过线串口将器件配置为发送、接收或收发模式，可使工作在或系统。在模式下，接收与发送 可以共用数字总线，并可将数字的数目减少到一组位并行多路复用总线； 而在模式下，的数字可以被配置为

2、位并行多路复用总线，以满足双位与双位的需要。关键词：缓冲器；模拟前端芯片；放大器目 录引 言1第一章：的工作原理21.1部结构原理21.2 线串口可用来控制的工作模式3第二章： 的典型应用4第三章 设计注意事项63.1 系统时钟输入()63.2 基准配置63.3 输入输出耦合电路7 线路板布线7结 论8致谢9引 言转角、以及无线终端 而设计的，芯片部集成了双路位接收和双路位发送，可在转换速率下提供超低功耗与更高的动态性能。芯片中的模拟输入放大器为全差分结构，可以接受满量程信号；而模拟输出则是全差分信号，在共模电压下的满量程输出围为。利用兼容于 和的线串行接口可对工作模式进行控制， 并可进行电源

3、管理，同时可以选择关断、空闲、待机、发送、接收及收发模式。通过线串口将器件配置为发送、接收或收发模式，可使 工作在或系统。在模式下，接收与发送可以共用数字总线，并可将数字的数目减少到一组位并行多路复用总 线；而在模式下，的数字可以被配置位并行多路复用总线，以满足双位与双位的需要。第一章：的工作原理1.1部结构原理图 1-1 所示为其中，采用七级、全差分、流水线结构，可以在低功耗下进行高速转换。每半个时钟周期对输入信号进行一次采样。包括输出锁存延时在，通道的总延迟时间为个时钟周期，而通道则为个时钟周期，图给出了时钟、模拟输入以及相应输出数据之间的时序关系。 的满量程模拟输入围为，共模输入围为。为

4、与之差。由于中的前端带有宽带放大器，因此，能够跟踪并采样保持高频模拟输入奈魁斯特频率 。使用时可以通过差分方式或单端方式驱动两路输入 与 。为了获得最佳性能，应该使与以及与间的阻抗相匹配，并将共模电压设定为电源电压的一半 。数字逻辑输出的逻辑电平由决定，的取值围为至，输出编码为偏移二进制码。数字输出的容性负载必须尽可能低 ，以避免大的数字电流反馈到的模拟部分而降低系统的动态性能。通过数字输出端的缓冲器可将其与大的容性负载相隔离。而在数字输出端靠近的地方串联一个电阻，则有助于改善性能。的位可以工作在高达的时钟速率下，两路的数字输入将复用位总线。电压基准决定了数据转换器的满量程输出。采用电流阵列技

5、术，用 基准下 满量程输出电流驱动部电阻可得到的满量程差分输出电压。而采用差分输出设计时，将模拟输出偏置在共模电压，则可驱动输入阻抗大于的差分输入级，从而简化正交上变频器与模拟前端电路的接口。上变频器需要至的共模偏压，部直流共模偏压在保持每个发送整个动态围的同时可以省去分立的电平偏移设置电阻，而且不需要编码发生器产生电平偏移。图（）给出了时钟、输入数据与模拟输出之间的时序关系。一般情况下，通道数据 在时钟信号的下降沿锁存，通道数据 则在时钟信号的上升沿锁存。与通道的输出同时在时钟信号的下一个上升沿被刷新1.2 线串口可用来控制的工作模式上电时，首先必须通过编程使工作在所希望的模式下。利用线串口

6、对器件编程可以使器件工作在关断、空闲、待机、或 模式下，同时可由一个位数据寄存器来设置工作模式，并可在所有六种模式下使串口均保持有效。，的模拟电路均被关断， 的数字输出被置为三态模式，从而最大限度地降低了功耗；而空闲模式时，只有基准与时钟分配电路上电，所有其它功能电路均被关断，输出被强制为高阻态。而在待机状态下，只有基准上电，器件的其它功能电路均关断，流水线亦被关断，为高阻态.第二章： 的典型应用能以或模式工作在各种不同的应用：如在 与技术的应用中工作于模式，或在、 、及 等应用中在与模式间切换等。在模式下，和可同时工作， 且当 为 时，消耗的功率为。实际上， 总线与总线是分开的，并与数字基带

7、处理器通过位（位 与位）并行总线进行连接。而在模式下，与交替工作，与总线共享，它们一起构成位并行总线连到数字基带处理器，并可通过线串行接口选择模式以启用或选择模式启用。由于在模式下，核被禁用而不能发送；而模式下， 总线为高阻态，从而消除了杂散辐射，同时也避免总线冲突。在 模式下，当为时，模式下的功耗为，模式下的功耗为。所示是工作在模式的应用电路，该方案提供了完整的 射频前端解决方案。由于的采用共模电压为的全差分模拟输出，而具有较宽的输入共模围，可以直接与收发器接口，因此可省去电平转换电路所需要的分立元件和放大器。同时， 由于部产生共模电压免除了编码发生器的电平偏移或由电阻电平偏移引起的 衰减，

8、保持了全动态围。的具有满量程围，可接受 的输入共模电平。由于可以省去分立的增益放大器与电平转换元件，因此简化了正交解调器与之间的模拟接口。第三章 设计注意事项3.1 系统时钟输入()芯片的与共享同一输入，该输入接受由设定的兼容信号电平，围为至。由于器件的级间转换取决于外部时钟上升沿和下降沿的重复性，因此，设计时应采用具有低抖动、快速上升和下降（）的时钟。特别是在时钟信号的上升沿进行采样时，其上升沿的抖动更应尽可能地低。任何明显的时钟抖动都会影响片上的性能。实际上，欠采样应用对时钟抖动的要求更严格，由于此时有可能将时钟输入作为模拟输入对待，因此，布线时应避开任何模拟输入或其它数字信号线。的时钟输

9、入工作在电压阈值下，能接受的占空比。3.2 基准配置部具有精密的部带隙基准，该基准可在整个电源供电围与温度围保持稳定。在部基准模式下，接时的是由部产生的。、均为低阻输出，电压分别为、 、。分别用 电容作为、与引脚的旁路电容，并用 电容将旁路到。在外部基准模式下，在引脚一般应施加 的电压。该模式下，、与均为低阻输出，电压分别为、。可分别用电容作为、与引脚的旁路电容，并用电容将 旁路到。在该模式下，的满量程输出电压和共模电压均与外部基准成正比。例如，若增加（最大值），则 的满量程输出电压也增加或达到，同时共模电压也将增加。3.3 输入输出耦合电路通常，在全差分输入信号下可提供比单端信号更好的 与性

10、能，尤其是在高输入频率的情况下。在差分模式下，当输入 、-、 对称时，偶次谐波会更低，并且每路输入仅需要单端模式信号摆幅的一半。而通过非平衡变压器可为单端信号源至全差分信号的转换提供出色的解决方案，并可获得极佳的 性能。当然，在没有非平衡变压器的情况下，也可以使用运放来驱动 的，此时，公司的 等运放便可提供高速、带宽、低噪声与低失真性能，以保持输入信号的完整性。 线路板布线需要采用高速电路布线设计技术，电路布局可以参考评估板数据资料。所有旁路电容应尽可能靠近器件安装，并与器件位于电路板的同侧，同时应该选用表贴器件以减小电感。可用 陶瓷电容与电容并联，以将旁路到；也可用 陶瓷电容与电容并联将旁路

11、到；同时分别用陶瓷电容将、与旁路到；而用电容将旁路到。结 论通过具有独立地平面与电源平面层的多层板可以获得最佳的信号完整 性。模拟地()与数字输出驱动地()应采用独立的地平面，并分别与器件封装上的物理位置相匹配，裸露的背面焊盘接到平面，两个地平面应单点相连，以使噪声较大的数字地电流不会影响模拟地平面。两个地平面之间空隙上的一点通常是单点共地的最佳位置，可以用一个低阻值的表贴电阻(至)、磁珠或直接短路来完成该连接。如果该地平面与所有噪声较大的数字系统地平面如后续输出缓冲器或 地平面充分隔离，也可以使所有接地引脚共享同一个地平面。此外，高速数字信号布线应远离敏感的模拟信号布线，以确保模拟输入与相应的转换器隔离，减小通道间的串扰。同时应确保所有信号引线尽可能短，并应避免。致 谢在本次毕业论文设计中我学到了很多知识,提高了自身能力,让我受益匪浅。 在此我感谢我们的指导老师，他用业余时间指导我