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1、数字逻辑电路实验报告 电子 72 班 07051042 冯天宇 1数字逻辑电路实验报告计数器设计与应用学院：电 信 学 院班级：电子 72 班姓名：冯天宇学号：07051042日期：2009 年 12 月 31 日数字逻辑电路实验报告 电子 72 班 07051042 冯天宇 2一、实验目的：1.全面、系统的认识与提高数字逻辑课程的学习。2.熟悉和掌握 EDA 软件（Quartus II 6.0）设计调试电路的方法。3.通过实验，提高运用数字逻辑电路解决实际问题的能力，并使学生更深入的理解所学知识 。4. 用 D 触发器设计同步十六进制加法计数器。5. 用 74LS163（同步清零）设计一个六
2、十进制计数器。6用 74LS163 或 74LS190 设计 24 小时制计时器。二、设计电路及说明：1. 用 D 触发器设计同步十六进制加法计数器。电路如下：所用器件：2 个或门，3 个异或门，1 个非门，4 个 D 触发器。同步计数器中，所有触发器的时钟输入端均接受统一计数脉冲并同时产生进位信号，进位信号需要用控制门加以控制。数字逻辑电路实验报告 电子 72 班 07051042 冯天宇 3图中：D 1=/Q1 D2=Q1 Q2 D3=(Q2Q1) Q3 D4=(Q3Q2Q1) Q4从上述 D 的表达式可以看出，当 Qi-1，Q i-2，Q 1均为 1 时，再来一个计数脉冲，则产生至第 i
3、 位触发器的进位信号，Q i将变反；否则 Qi保持不变。仿真结果如下：2. 用 74LS163（同步清零）设计一个六十进制计数器:电路如下：数字逻辑电路实验报告 电子 72 班 07051042 冯天宇 4所用器件：2 个与非门，2 个 74LS163 同步计数器。说明：74LS163 是四位同步二进制加法计数器，同步加载和清零，ENP和 ENT 为计数使能端。当给 CLK 一个脉冲时，左侧的 74LS163 计数器加 1。当它的 QD和 QA 同时为 1 时，左侧的与非门输出低电压，这正好使低有效的CLRN 有效，于是左侧的 74LS163 清零完成跳跃。每跳跃一次从 0-9计数，容易知道左
4、侧的 74LS163 是十进制计数器。同理，当左侧的 74LS163 每完成一次跳跃，右侧的 74LS163 加1。当它的 QC 和 QA 同时为 1 时，右侧的与非门输出低电压，这正好使低有效的 CLRN 有效，于是右侧的 74LS163 清零完成跳跃。每跳跃一次从 0-5 计数，容易知道右侧的 74LS163 是六十进制计数器。仿真结果如下：数字逻辑电路实验报告 电子 72 班 07051042 冯天宇 53. 用 74LS163 或 74LS190 设计 24 小时制计时器：设计要求：实现 24 小时计时。 1能够进行校时操作。 2分析：24 小时计时器需用 3 个计时电路，分别为时计时
5、电路、分计时电路和秒计时电路。根据计时要求，时计时电路应为 24 进制计数器，分计时电路和秒计时电路应为 60 进制计数器。结构框图如下：数字逻辑电路实验报告 电子 72 班 07051042 冯天宇 6电路如下：数字逻辑电路实验报告 电子 72 班 07051042 冯天宇 7所用器件：3 个或门，5 个与非门，4 个 74LS163 同步计数器，2 个74LS190 同步计数器。说明：数字逻辑电路实验报告 电子 72 班 07051042 冯天宇 874LS163 是四位同步二进制加法计数器，同步加载和清零，ENP和 ENT 为计数使能端。74LS190 是 BCD 十进制同步加/ 减计数
6、器，异步加载，Down/Up 是加减控制端， GN 是计数使能端。74LS163 计数从 0 到 15，74LS190 计数从 0 到 9。电路图中由上到下分为三部分：第一部分是最上面的两个74LS163，它们组成一个六十进制加法计数器，用来计数秒；第二部分是中间的两个 74LS163，它们也组成一个六十进制加法计数器，用来计数分钟；第三部分是下面的两个 74LS190，它们组成一个二十四进制加法计数器，用来计数小时。当给 CLK 输入 1Hz 的方波信号时，计数器由秒到分钟再到小时逐位进位，从而完成计时的功能。时钟设置：电路图的左边有三个或门，每一个或门的输入分别为前一个低位的进位和一个用来
7、设置时钟的信号输入端。要设置时钟时，停止对CLK 输入信号，将这三个或门上的设置时钟信号输入端分别接到三个按键上。这样，每按键一次，相应的秒、分、时位上就加一，从而可以达到设置时钟的目的。仿真结果如下：数字逻辑电路实验报告 电子 72 班 07051042 冯天宇 9三、思考题：1、比较同步与异步计时的区别:同步计时:各触发器状态的改变受同一个时钟脉冲控制，与时钟脉冲同步，即电路在同一时钟控制下，同步改变状态。在两个时钟脉冲之间，即使输入信号变化，电路状态也不会改变。异步计时：没有统一的时钟脉冲使整个系统同步工作，输入直接引起状态改变。在本实验中，用 D 触发器实现的是同步计数器，四个 D 触
8、发器由同一个 CLK 控制；用 JK 触发器实现的是异步计数器，CLK 仅加在低位触发器，高位时钟端由低位输出状态控制。2、比较同步与异步加载、清零的区别同步加载/清零：当时钟信号的上升沿或下降沿来临时，加载/清零信号才起作用，若没有时钟脉冲，即使加载/清零端有效，也不能数字逻辑电路实验报告 电子 72 班 07051042 冯天宇 10完成加载/清零功能。异步加载/清零：只要加载/清零端有效，且使能端有效，便开始执行操作，不必等待跳变沿的到来。四、实验总结：本实验设计很有意义，让我了解到了数字逻辑电路的实际应用，为以后的学习和工作做了铺垫。通过自己设计，也增强了动手能力。在不断的发现问题、解
9、决问题中自我成长。这个问题从设计到仿真，再到硬件上实现花费了很多时间，期间出现了很多问题，有一些原理性的错误我很快能检查出来。但是，遇到的一些随机发生的问题却有些奇怪，比如仿真的时候很正常但是下载到芯片上实施时却出现了错误（加法计数器变成了减法器） ，但是在未修改任何东西的情况下，重新下载程序结果又好了之后，我想了想这些问题，觉得可能是由于系统地稳定性、初值设定或是外界环境如静电等的影响造成的。通过本次实验，我基本掌握了 QuartusII6.0 进行 EDA 设计的基本步骤和调试的基本方法，为以后的学习和工作做了坚实的铺垫，也提高了我发现问题和解决问题的能力。除此之外，我对所学的数字逻辑的理论知识也有了更深入的理解和认识。
