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1、基于Verilog语言的二路抢答器设计实验报告电子科学与工程学院 121180052 李璇一、 实验目的1、 掌握数字系统中触发器、计数器的设计要素。2、 掌握触发器、计数器的VerilogHDL代码编写。3、 进一步掌握ISE软件的用法，学习代码下载的方法。二、 实验步骤1、 设计限时和复位电路。2、 编写限时/复位电路的VerilogHDL代码并综合、仿真。3、 实现限时抢答器并下载到开发板上进行验证。三、 实验原理1、 设计二路抢答器2、设计定时器和复位电路可使用计数器来实现定时功能。而给定时间的定时，可以让计数器的输出与特定值比较来实现。这个特定的预置数由时钟频率和定时时间决定。这个基
2、本想法如下图所示。 图中，“时间到”信号接到计数器的清零端，以便下次计数从0开始。这里，还需要一个计时开始的功能按键，用来启动计数器的计时。那么，计数器就需要一个使能端，受控于“计时开始”按键。我们知道，EN信号是一个持续信号（允许时保持电平），而“时间到”信号是一个持续时间很短的脉冲，因此还需要一个触发器来产生计数器的EN信号。复位信号由“时间到”信号和复位按键相或来得到。完整的限时和复位电路如下图所示。四、 实验代码/主程序部分Module responder (input clk,input set,input reset,input wire in_a,input wire in_b,
3、output wire q_a,output wire q_b, output en ); wire clr;wire27:0 cnt;wire clk_10;wire timeout;reg27:0 n=28h1ffffff;assign clr = reset|timeout;trig trigger(.set(set), .clk(clk_10), .clr(clr), .en(en);count counter(.clk(clk_10),.clr(clr),.en(en),.cnt(cnt);comp comparator(.cnt(cnt),.n(n),.timeout(timeou
4、t);fpga_2 main( .in_a(in_a), .in_b(in_b), .clk(clk_10), .reset(clr), .q_a(q_a), .q_b(q_b), .en(en) );endmodule/触发器trigger部分module trig( input set, input clk, input clr, output reg en ); always(posedge clk)begin if(clr) en=0;elsebegin if(set) en=1;else en=en;endendendmodule/计数器counter部分module count(i
5、nput clk,input clr,input en,output reg27:0 cnt );always (posedge clk)begin if(clr) cnt=0; else if(en) cnt=cnt+1;endendmodule/比较器comparator部分module comp(input wire27:0 cnt,input wire27:0 n,output reg timeout );always (*)if(cnt=n) timeout=1;else timeout=0;endmodule/抢答器部分module fpga_2(input wire in_a,i
6、nput wire in_b,input wire clk,input wire reset,input en,output reg q_a,output reg q_b );always (posedge clk)beginif ( (q_b=1) |(reset) )q_a=0;else if(in_a&en)q_a=1;endalways (posedge clk)beginif ( (q_a=1) |(reset) )q_b=0;else if(in_b&en)q_b=1;endendmodule五、 仿真测试1、测试代码/ Add stimulus hereset = 1;reset
7、 = 0;in_a=1;#1000 in_a=0;#100 in_b=1;#1000 reset=1;#100 in_b=0;#100 reset=0;in_b=1;#1000 in_b=0;#100 in_a=1;#1000 reset=1;#100 in_a=0;#100 reset=0;endalways #10 clk=clk;2、仿真结果六、 验证限时电路和复位电路1在工程中加入DCMmy_clk my_dcm(.CLK_IN1(clk),.CLK_OUT1(clk_10),.RESET(1b0),.LOCKED();2、 为模块中的输入输出信号添加管脚约束（管脚定义），在工程中添加
8、UCF文件。七、 实验总结反思1、 通过本次实验，掌握了数字系统中触发器、计数器的设计要素。掌握了触发器、计数器的VerilogHDL代码编写。熟悉并掌握了ISE软件的用法，学习了代码下载的方法。2、 编程调试是繁琐复杂的过程，需要极大的耐心。通过犯错、调试、改错、调试过程的反复，了解了VerilogHDL代码编写过程中容易犯的错误，并避免以后犯类似的错误。3、 VerilogHDL与c语言有相似又有不同，对硬件模块功能的反映比较直观。起初在对实验原理没有完全掌握的情况下就尝试编程，显然是事倍功半的。因此在以后的VerilogHDL代码编写过程中应注意先把硬件模块的功能及整个实验思路了解清楚，这样才能有效率地完成代码编写。4、 实验后与同学交流心得，也发现了一些更简洁的代码编写方法，提高VerilogHDL代码编写能力还需不断学习交流。本次实验所编代码虽然不够简洁，但模块清晰直观，功能明了。
