《基于FPGA的DS18B20控制程序设计及其Verilog实现9页》由会员分享，可在线阅读，更多相关《基于FPGA的DS18B20控制程序设计及其Verilog实现9页（9页珍藏版）》请在金锄头文库上搜索。
1、基于FPGA的DS18B20控制程序设计及其Verilog实现一，总体介绍DS18B20是一个1-wire总线，12bit的数字温度传感器，其详细的参数这里不做具体的介绍，只讨论其基于Verilog的控制程序的设计。实际上，对DS18B20的控制，主要是实现1-wire总线的初始化，读，写等操作，然后再根据DS18B20的控制要求，实现对其控制的verilog逻辑。在1-Wire总线上，有一个master，可以有1个或者多个slave。而对于FPGA+DS18B20的温度测试设计来讲，需要在FPGA上实现一个1-Wire总线的master。 DS18B20作为1-wire总线的slave设备存
2、在，可以有一个或者多个，不过为了简化程序，例程里假定只存在一个DS18B2020。1-Wire总线的操作形式上相对简单，但操作本身相对却又比较复杂。用Verilog做控制程序设计时，可以采用多层次嵌套的状态机来实现。二，FPGA + DS18B20的硬件设计硬件的设计非常简单，只需要将DS18B20的DQ与FPGA的一个IO连接，并加4.7K左右的上拉电阻就可以了。VDD和VPU可以为3.05.0V。这里我们参照FPGA本身的IO电压，选择3.3V。另外要注意的一点是，由于DQ的数据是双向的，所以FPGA的该IO要设定为inout类型。三，1-Wire总线的基本操作及Verilog实现。根据1
3、-Wire总线的特点，可以把1-Wire总线的操作归结为初始化，单bit读操作，单bit写操作等最基础的几种。下面分别是几种基本操作的介绍和verilog实现。由于DS18B20的时序操作的最小单位基本上是1us，所以在该设计中，全部采用1MHz的时钟。1. 初始化初始化实际上就是1-wire总线上的Reset操作。由master发出一定长度的初始化信号。Slave看到该初始化信号后，在一定时间内发出规定长度的响应信号，然后初始化操作就结束了。下图是DS18B20的datasheet上给出的初始化的时序要求图示。我们用一个简单的状态机来实现对DS18B20初始化的操作。根据初始化的时序要求，设
4、计一个有3个状态的简单的状态机，这三个状态分别是RST_IDLE，RST_MINIT和RST_SINIT。系统初始化时，处于RST_IDLE状态，当RST_EN信号有效时，进入RST_MINIT状态，由master发出初始化信号。当master的初始化信号发出一定时间以后，直接进入RST_SINIT状态。在RST_SINIT状态时，master去观察slave是否输出了正确的状态：如果slave没有输出正确的状态，则状态机重新回到RST_MINIT状态，由master重新发出初始化信号；如果slave输出了正确的状态，则意味着初始化正确完成，状态机回到RST_IDLE状态，整个初始化过程完成（
5、这个文章里涉及到比较多的状态机，但状态机的转换都很简单，所以不会给出状态机的状态转换图，仅仅会用文字做简单叙述，有疑问的地方，可以仔细阅读相关代码）。wire RST_EN;wire RST_OVER;parameter RST_IDLE = 3b001, /IDLE 状态RST_MINIT = 3b010, /master 初始化操作RST_SINIT = 3b100; /slave 初始化应答reg 2:0 RSTSM, RSTSMNXT;wire PHASE_RST_IDLE = RSTSM0;wire PHASE_RST_MINIT = RSTSM1;wire PHASE_RST_SI
6、NIT = RSTSM2;wire PHASENXT_RST_IDLE = RSTSMNXT0;always (posedge CLK1MHZ or negedge RESET)beginif(RESET)RSTSM = RST_IDLE;elseRSTSM = RSTSMNXT;endreg 9:0 MASTER_CNT; /用来控制master发出初始化信号的长度always (posedge CLK1MHZ or negedge RESET)beginif(RESET)MASTER_CNT = 10b0;else if(PHASE_RST_MINIT)MASTER_CNT = 10b0;
7、elseMASTER_CNT = MASTER_CNT + 10b1;endreg 9:0 SLAVE_CNT; /用来判断slave是否在恰当时间返回初始化结束的信号always (posedge CLK1MHZ or negedge RESET)beginif(RESET)SLAVE_CNT = 10b0;else if(PHASE_RST_SINIT)SLAVE_CNT = 10b0;elseSLAVE_CNT = SLAVE_CNT + 10b1;endreg SLAVE_IS_INIT; /采集并保存slave发出的初始化结束信号always (posedge CLK1MHZ or
8、negedge RESET)beginif(RESET)SLAVE_IS_INIT = 1b1;else if(SLAVE_CNT = 10d70)SLAVE_IS_INIT = DQ_IN;else if(PHASE_RST_MINIT)SLAVE_IS_INIT = 1b1;elseSLAVE_IS_INIT = SLAVE_IS_INIT;endalways (RSTSM or RST_EN or MASTER_CNT or SLAVE_CNT or SLAVE_IS_INIT ) begincase(RSTSM)RST_IDLE:if(RST_EN)RSTSMNXT = RST_MIN
9、IT;elseRSTSMNXT = RST_IDLE;RST_MINIT:if(MASTER_CNT = 10d500)RSTSMNXT = RST_SINIT;elseRSTSMNXT = RST_MINIT;RST_SINIT:if( (SLAVE_CNT = 10d500) & SLAVE_IS_INIT)RSTSMNXT = RST_IDLE;else if(SLAVE_CNT = 10d500) & SLAVE_IS_INIT)RSTSMNXT = RST_MINIT;elseRSTSMNXT = RST_SINIT;default:RSTSMNXT = RST_IDLE;endca
10、seendassign RST_OVER = PHASE_RST_SINIT & PHASENXT_RST_IDLE; /初始化完成标志信号下图是用示波器抓出的初始化过程DQ信号的波形（红色）。2. 单bit读操作在1-wire总线上，读数据的操作实际上是按bit来完成的。每次master可以从slave读回一个bit的数据。读回的数据可能是1或者0。下图是DS18B20的datasheet上给出的单bit读操作的时序要求图示。需要注意的是，对于master来讲，无论读回来的数据是1还是0，其本身的操作及时序都是一样的，没有差异。仍然用一个简单的状态机来实现对DS18B20的单bit读操作。设
11、计一个有5个状态的简单的状态机，这五个状态分别是RD_IDLE，RD_MPL，RD_MSAP，RD_WAIT和RD_OVER。系统初始化时，处于RD_IDLE状态，当RDBEGIN信号有效时，进入RD_MPL状态，由master发出读信号。 3us以后，进入RD_MSAP状态(master在该状态结束的前一个us读取DQ上的值作为读bit的结果)，在11us以后，进入RD_WAIT状态，而在读bit开始后的59us，系统进入RD_OVER状态，意味着读bit操作结束。RD_OVER状态是为了符合1-Wire总线的操作规范（在每个操作之间至少有1us的总线空闲时间）而存在的。wire RDBEG
12、IN ;parameter RD_IDLE = 5b00001, /resister pullup, larger than 1usRD_MPL = 5b00010, /master pull low, larger than 1usRD_MSAP = 5b00100, /ds18b20 pull low(read 0) or resister pullup(read 1), master sample data, near 15usRD_WAIT = 5b01000, /ds18b20 pull low(read 0) or resister pullup(read 1)RD_OVER =
13、5b10000; /resister pullup, larger than 1usreg 4:0 RDSM, RDSMNXT;wire PHASE_RD_IDLE = RDSM0;wire PHASE_RD_MPL = RDSM1;wire PHASE_RD_MSAP = RDSM2;wire PHASE_RD_OVER = RDSM4;reg 5:0 RD_CNT;always (posedge CLK1MHZ or negedge RESET)beginif(RESET)RD_CNT = 6b0;else if(PHASE_RD_IDLE)RD_CNT = RD_CNT + 6b1;el
14、seRD_CNT = 6b0;endalways (posedge CLK1MHZ or negedge RESET)beginif(RESET)RDSM = RD_IDLE;elseRDSM = RDSMNXT;endalways (RDSM or RDBEGIN or RD_CNT) begincase(RDSM)RD_IDLE:if(RDBEGIN)RDSMNXT = RD_MPL;elseRDSMNXT = RD_IDLE;RD_MPL:if(RD_CNT = 6d3)RDSMNXT = RD_MSAP;elseRDSMNXT = RD_MPL;RD_MSAP:if(RD_CNT =
15、6d14)RDSMNXT = RD_WAIT;elseRDSMNXT = RD_MSAP;RD_WAIT:if(RD_CNT = 6d59)RDSMNXT = RD_OVER;elseRDSMNXT = RD_WAIT;RD_OVER:if(RD_CNT = 6d61)RDSMNXT = RD_IDLE;elseRDSMNXT = RD_OVER;default:RDSMNXT = RD_IDLE;endcaseendreg RD_BIT_DATA; /读bit操作获得的数据always (posedge CLK1MHZ or negedge RESET)beginif(RESET)RD_BIT_DATA = 1b0;else if( PHASE_RD_MSAP & (RD_CNT = 6d13) )RD_BIT
